MT6835 是納芯微（原麥歌恩）推出的第三代21 位超高分辨率 AMR 各向異性磁阻角度編碼器芯片，專為伺服控制、工業(yè)機(jī)器人、高速電機(jī)及精密自動(dòng)化場(chǎng)景設(shè)計(jì)。本文從技術(shù)原理、核心參數(shù)、選型邏輯、硬件電路設(shè)計(jì)、PCB 布局規(guī)范、校準(zhǔn)方案及抗干擾設(shè)計(jì)七大維度，系統(tǒng)闡述 MT6835 的技術(shù)選型與硬件落地要點(diǎn)，為高精度磁編碼器系統(tǒng)設(shè)計(jì)提供可直接復(fù)用的工程方案。

一、核心技術(shù)原理與架構(gòu)

1.1 AMR 傳感原理

MT6835 基于各向異性磁阻效應(yīng)，核心為互成 45° 布置的兩對(duì) NiFe 坡莫合金 AMR 惠斯通電橋。當(dāng)徑向磁化磁環(huán)隨電機(jī)軸旋轉(zhuǎn)時(shí)，平行于芯片表面的磁場(chǎng)方向改變，電橋輸出兩路正交 SIN/COS 差分電壓信號(hào)，滿足公式： $$R=R_0+Delta R cdot cos^2thet$$ 其中$$R_$$為零磁場(chǎng)基準(zhǔn)電阻，$$Delta $$為最大電阻變化量（典型 3%）。芯片僅對(duì)磁場(chǎng)方向敏感，在 301000mT 磁飽和區(qū)內(nèi)不受磁場(chǎng)強(qiáng)度波動(dòng)影響，可容忍 0.53mm 安裝氣隙偏差，大幅降低機(jī)械裝配難度。

1.2 芯片內(nèi)部架構(gòu)

采用 “磁敏陣列 - 信號(hào)調(diào)理 - 數(shù)字解算 - 校準(zhǔn)補(bǔ)償” 高度集成架構(gòu)：

AMR 磁敏單元：雙電橋正交布局，輸出 SIN/COS 差分信號(hào)；

信號(hào)調(diào)理模塊：集成低噪放大器（增益 10~100 倍）、RC 濾波、16 位 SAR-ADC（采樣率≥2MHz）；

DSP 解算單元：硬件 CORDIC 加速器，20 次迭代實(shí)現(xiàn)角度解算，延時(shí)僅 2~10μs；

校準(zhǔn)與存儲(chǔ)單元：內(nèi)置 EEPROM（支持 3.3V/5V 編程），存儲(chǔ)出廠校準(zhǔn)與用戶補(bǔ)償參數(shù)。

二、核心性能參數(shù)與選型對(duì)比

2.1 關(guān)鍵技術(shù)指標(biāo)

2.2 選型適配場(chǎng)景

伺服控制 / 工業(yè)機(jī)器人：優(yōu)先 SPI+ABZ（2500 線 +）\ 組合，兼顧絕對(duì)角度讀取與增量閉環(huán)控制，適配高精度位置環(huán)；

高速無刷電機(jī)（如吸塵器、高速風(fēng)機(jī)）：選擇UVW+SPI，支持 1~16 對(duì)極可編程，適配電機(jī)換相與高速角度反饋；

低成本 / 空間受限場(chǎng)景：采用PWM 輸出（12 位），單信號(hào)線傳輸，無需 SPI 協(xié)議解析，簡化硬件；

替代光電編碼器：ABZ（16384 線）+SPI，引腳兼容傳統(tǒng)光電編碼器，直接替換降低改造成本。

三、硬件電路設(shè)計(jì)（核心模塊）

3.1 電源供電電路（精度關(guān)鍵）

MT6835 支持3.3V±5% 或 5V±10%供電，核心設(shè)計(jì)為紋波抑制 + 獨(dú)立供電：

去耦配置：VDD 引腳并聯(lián)10μF 電解電容（濾低頻紋波）+0.1μF 陶瓷電容（濾高頻噪聲），距離≤5mm；

抗干擾：電源輸入端串聯(lián)100Ω@100MHz 磁珠，抑制總線 EMI 干擾；

強(qiáng)干擾場(chǎng)景：單獨(dú) AMS1117-3.3 線性穩(wěn)壓供電，避免開關(guān)電源噪聲影響精度。

3.2 磁鋼與安裝設(shè)計(jì)

磁鋼選型：推薦釹鐵硼徑向充磁磁環(huán) / 磁片，表面磁場(chǎng)強(qiáng)度≥100mT，直徑≥4mm（匹配芯片敏感區(qū)）；

安裝要求：磁鋼與芯片表面平行同軸，氣隙嚴(yán)格控制在 0.5~3mm，軸心偏差≤0.2mm；

材料避坑：禁用軸向充磁磁鋼，避免磁場(chǎng)方向不匹配導(dǎo)致信號(hào)失效。

3.3 數(shù)字接口電路（4 種模式）

3.3.1 SPI 接口（高精度首選）

時(shí)序：模式 3（CPOL=1，CPHA=1），時(shí)鐘最高 16MHz，8 位全雙工；

引腳連接：CSN（片選，空閑高）、SCLK、MOSI、MISO，4 線制；

阻抗匹配：信號(hào)線長度 > 10cm 時(shí)，末端串 50Ω 電阻，減少反射；

工業(yè)隔離：串聯(lián) NSI7210 數(shù)字隔離器，實(shí)現(xiàn) 3kVrms 隔離，避免地環(huán)路干擾。

3.3.2 ABZ 增量接口（伺服替代）

輸出：A/B/Z 三相脈沖，1~16384 線可編程，Z 相為零位參考；

電路：A/B/Z 引腳串 22Ω 電阻 + 并 0.01μF 電容，抑制反射與噪聲；

適配：直接接入 MCU 定時(shí)器通道，兼容傳統(tǒng)光電編碼器接口。

3.3.3 UVW 接口（電機(jī)換相）

輸出：1~16 對(duì)極可編程，適配無刷電機(jī)霍爾換相邏輯；

電路：與 ABZ 類似，增加對(duì)極配置電阻，通過 EEPROM 設(shè)定極數(shù)。

3.3.4 PWM 接口（低成本）

輸出：12 位分辨率，占空比 0~100% 對(duì)應(yīng) 0~360°；

電路：OUT 引腳串 10Ω 限流電阻 + 并 6V TVS 管，抑制浪涌；

適配：接入 MCU 定時(shí)器捕獲引腳，無需協(xié)議解析。

3.4 校準(zhǔn)與零點(diǎn)電路

自校準(zhǔn)觸發(fā)：CAL_EN 引腳通過 10kΩ 上拉至 VDD，校準(zhǔn)時(shí) MCU 輸出高電平，持續(xù)≥64 圈電機(jī)旋轉(zhuǎn)，自動(dòng)補(bǔ)償安裝與磁鋼非線性，INL 降至 ±0.07°；

NLC 極致校準(zhǔn)：預(yù)留 EEPROM 寫入接口，通過 SPI 寫入 256 點(diǎn)補(bǔ)償表，INL 可達(dá) ±0.02°；

零點(diǎn)設(shè)置：Z 相輸出或 SPI 零點(diǎn)寄存器配置，支持機(jī)械零位與電氣零位對(duì)齊。

四、PCB 布局規(guī)范（抗干擾 + 精度保障）

4.1 布局核心原則

分區(qū)隔離：模擬區(qū)（AMR 傳感、電源濾波）與數(shù)字區(qū)（SPI、ABZ）嚴(yán)格分離，單點(diǎn)共地；

地平面設(shè)計(jì)：芯片下方鋪完整接地屏蔽層，敏感區(qū)（電橋下方）禁布信號(hào)線，減少雜散磁場(chǎng)干擾；

阻抗控制：SPI 信號(hào)線按 50Ω 阻抗設(shè)計(jì)，等長處理（長度差≤5mm）；

遠(yuǎn)離干擾源：芯片與磁鋼區(qū)域遠(yuǎn)離電機(jī)繞組、MOS 管、電感等大功率器件，距離≥10mm。

4.2 關(guān)鍵布局細(xì)節(jié)

電源濾波電容緊鄰 VDD/GND 引腳，走線短粗（寬度≥1mm）；

SPI 接口與 ABZ 接口分邊布線，避免數(shù)字信號(hào)串?dāng)_模擬電路；

校準(zhǔn)引腳（CAL_EN）遠(yuǎn)離高頻信號(hào)線，防止誤觸發(fā)校準(zhǔn)。

五、校準(zhǔn)方案與精度優(yōu)化

5.1 三級(jí)校準(zhǔn)體系

出廠校準(zhǔn)：芯片出廠完成電橋失衡、增益誤差補(bǔ)償，基礎(chǔ) INL≤±0.2°；

客戶端自校準(zhǔn)（必做）：安裝后觸發(fā)自動(dòng)校準(zhǔn)，補(bǔ)償氣隙偏差、磁鋼不均勻、PCB 寄生誤差，INL≤±0.07°；

NLC 對(duì)拖校準(zhǔn)（可選）：與高精度基準(zhǔn)編碼器對(duì)拖，生成 256 點(diǎn)補(bǔ)償表寫入 EEPROM，INL≤±0.02°。

5.2 精度優(yōu)化要點(diǎn)

磁鋼與芯片同軸度≤0.1mm，氣隙波動(dòng)≤0.2mm；

PCB 采用4 層板，內(nèi)層完整地平面，減少寄生電容；

電源紋波控制在 ≤50mV\，避免噪聲影響 ADC 采樣。

六、常見問題與避坑指南

角度跳變 / 噪聲大：排查電源濾波（電容靠近引腳）、地平面完整性、SPI 阻抗匹配；

校準(zhǔn)失敗：檢查 CAL_EN 電平（高電平有效）、電機(jī)旋轉(zhuǎn)圈數(shù)（≥64 圈）、磁鋼極性；

高溫精度漂移：優(yōu)化散熱（遠(yuǎn)離熱源）、增加 NLC 溫度補(bǔ)償、確保供電穩(wěn)定；

SPI 通信異常：確認(rèn)時(shí)序模式（模式 3）、時(shí)鐘頻率（≤16MHz）、CSN 片選電平。

七、總結(jié)

MT6835 憑借21 位超高分辨率、微秒級(jí)響應(yīng)、寬溫工業(yè)級(jí)穩(wěn)定性，成為替代傳統(tǒng)光電編碼器的優(yōu)選方案，適配伺服、機(jī)器人、高速電機(jī)等高精度場(chǎng)景。硬件設(shè)計(jì)核心在于電源紋波抑制、磁鋼安裝精度、PCB 分區(qū)隔離、SPI 阻抗匹配，配合三級(jí)校準(zhǔn)體系可實(shí)現(xiàn) ±0.02° 極致精度。嚴(yán)格遵循本文電路設(shè)計(jì)、布局規(guī)范與校準(zhǔn)流程，可快速完成 MT6835 的硬件落地，兼顧性能、成本與可靠性。

審核編輯 黃宇