SN65LVDS1、SN65LVDS2和SN65LVDT2：高速差分線路驅(qū)動(dòng)器與接收器的深度剖析

在電子設(shè)計(jì)領(lǐng)域，高速數(shù)據(jù)傳輸一直是一個(gè)關(guān)鍵的話題。今天，我們就來深入探討一下德州儀器（TI）的SN65LVDS1、SN65LVDS2和SN65LVDT2這三款高速差分線路驅(qū)動(dòng)器與接收器，看看它們?cè)趯?shí)際應(yīng)用中能為我們帶來怎樣的優(yōu)勢(shì)。

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一、產(chǎn)品概述

SN65LVDS1、SN65LVDS2和SN65LVDT2是單通道、低電壓、差分線路驅(qū)動(dòng)器和接收器，采用小外形晶體管封裝。它們的輸出符合TIA/EIA - 644標(biāo)準(zhǔn)，在高達(dá)630 Mbps的驅(qū)動(dòng)速率和400 Mbps的接收速率下，能為100 - Ω負(fù)載提供最小247 mV的差分輸出電壓幅度。

產(chǎn)品特性

1. 符合標(biāo)準(zhǔn)：滿足或超過ANSI TIA/EIA - 644標(biāo)準(zhǔn)。
2. 高速率信號(hào)傳輸：驅(qū)動(dòng)器最高可達(dá)630 Mbps，接收器最高可達(dá)400 Mbps。
3. 寬電源電壓范圍：可在2.4 - 3.6 V的電源下工作。
4. 高ESD耐受性：總線終端ESD超過9 kV。
5. 低電壓差分信號(hào)：典型輸出電壓為350 mV（100 - Ω負(fù)載）。
6. 低傳播延遲：驅(qū)動(dòng)器典型為1.7 ns，接收器典型為2.5 ns。
7. 低功耗：200 MHz時(shí)，驅(qū)動(dòng)器典型功耗25 mW，接收器典型功耗60 mW。
8. 其他特性：LVDT接收器包含線路終端；LVTTL電平驅(qū)動(dòng)器輸入具有5V容限；當(dāng)(V_{CC}<1.5 V)時(shí)，驅(qū)動(dòng)器輸出為高阻抗，接收器輸入和輸出也為高阻抗；接收器具有開路故障保護(hù)功能；差分輸入電壓閾值小于100 mV。

應(yīng)用領(lǐng)域

這些器件適用于多種領(lǐng)域，如無線基礎(chǔ)設(shè)施、電信基礎(chǔ)設(shè)施和打印機(jī)等。

二、詳細(xì)特性分析

（一）SN65LVDS1特性

1. 驅(qū)動(dòng)輸出電壓和上電復(fù)位：在2.6 - 3.6 V的電源電壓范圍內(nèi)，驅(qū)動(dòng)器能滿足所有指定性能要求。當(dāng)電源電壓低于1.5 V時(shí)，上電復(fù)位電路會(huì)將驅(qū)動(dòng)器輸出設(shè)置為高阻抗?fàn)顟B(tài)。
2. 驅(qū)動(dòng)偏移：該驅(qū)動(dòng)器能將共模輸出電壓保持在1.2 V（±75 mV），通過感應(yīng)電路和控制回路來提供共模電流，確保輸出信號(hào)在指定值范圍內(nèi)。
3. 5V輸入容限：盡管其最大電源電壓為3.6 V，但輸入信號(hào)高達(dá)5 V時(shí)仍能正常工作，可與3.3 - V和5 - V的TTL邏輯兼容。
4. NC引腳：未連接的NC引腳，為了實(shí)現(xiàn)最佳熱性能，建議在電路板層面將其接地。
5. 驅(qū)動(dòng)等效原理圖：輸入由一個(gè)帶有7 - V齊納二極管的CMOS反相器表示，具有高阻抗和內(nèi)部下拉到地的功能。輸出級(jí)是一個(gè)差分對(duì)，包含用于ESD保護(hù)的齊納二極管。

（二）SN65LVDS2和SN65LVDT2特性

1. 接收器開路故障保護(hù)：當(dāng)輸入開路時(shí)，接收器會(huì)通過300 - kΩ電阻將信號(hào)線拉到(V_{CC})，并使用與門檢測(cè)這種情況，將輸出強(qiáng)制為高電平。
2. 接收器輸出電壓和上電復(fù)位：接收器的高電平輸出與電源電壓有關(guān)，當(dāng)電源電壓高于3 V時(shí)，最小輸出電壓為2.4 V；在2.6 - 3.0 V范圍內(nèi)，最小輸出電壓為1.9 V。當(dāng)電源電壓低于1.5 V時(shí)，上電復(fù)位電路會(huì)將接收器的輸入和輸出引腳設(shè)置為高阻抗?fàn)顟B(tài)。
3. 共模范圍與電源電壓：接收器的有效輸入共模范圍與電源電壓有關(guān)，所有電源電壓下，有效輸入信號(hào)范圍是從地到電源軌以下0.8 V。
4. 通用比較器：只要輸入信號(hào)在所需的差分和共模電壓范圍內(nèi)，接收器輸出就能準(zhǔn)確反映輸入信號(hào)。
5. 接收器等效原理圖：輸入是一個(gè)高阻抗差分對(duì)，SN65LVDT2在輸入端口包含一個(gè)110 - Ω的內(nèi)部終端電阻。輸出結(jié)構(gòu)是一個(gè)帶有齊納二極管的CMOS反相器，用于ESD保護(hù)。
6. NC引腳：同樣，為了最佳熱性能，建議將NC引腳在電路板層面接地。

三、應(yīng)用與實(shí)現(xiàn)

（一）點(diǎn)對(duì)點(diǎn)通信

這是LVDS緩沖器最基本的應(yīng)用場(chǎng)景，由一個(gè)發(fā)射器（驅(qū)動(dòng)器）和一個(gè)接收器組成。驅(qū)動(dòng)器將單端輸入信號(hào)轉(zhuǎn)換為差分信號(hào)，通過100 - Ω特性阻抗的平衡互連介質(zhì)進(jìn)行傳輸，接收器再將差分信號(hào)恢復(fù)為單端信號(hào)。

設(shè)計(jì)要求

詳細(xì)設(shè)計(jì)步驟

1. 驅(qū)動(dòng)器電源電壓：驅(qū)動(dòng)器可在2.4 - 3.6 V的電源下工作，輸出電壓與所選電源電壓有關(guān)。在2.4 - 3 V的電源范圍內(nèi)，最小輸出電壓可能低至200 mV，設(shè)計(jì)時(shí)需考慮通道噪聲裕量。
2. 驅(qū)動(dòng)器旁路電容：旁路電容在電源分配電路中起著關(guān)鍵作用，可在高頻時(shí)提供低阻抗路徑。建議使用多層陶瓷芯片或表面貼裝電容（如0603或0805尺寸），以減少引線電感。
3. 驅(qū)動(dòng)器輸入電壓：驅(qū)動(dòng)器輸入可支持高達(dá)5 V的信號(hào)，決策閾值約為1.4 V。對(duì)于5 - V TTL和CMOS輸入信號(hào)，可能會(huì)導(dǎo)致一定的占空比失真，設(shè)計(jì)時(shí)需考慮。
4. 驅(qū)動(dòng)器輸出電壓：驅(qū)動(dòng)器輸出的共模電壓為1.2 V，典型差分輸出信號(hào)為350 mV。當(dāng)電源電壓在2.4 - 3 V之間時(shí)，最小差分輸出電壓為200 mV，會(huì)降低噪聲裕量。
5. 互連介質(zhì)：驅(qū)動(dòng)器和接收器之間的物理通信通道可以是滿足LVDS標(biāo)準(zhǔn)的任何平衡配對(duì)金屬導(dǎo)體，如雙絞線、同軸電纜、扁平帶狀電纜或PCB走線?；ミB的標(biāo)稱特性阻抗應(yīng)在100 - 120 Ω之間，變化不超過10%。
6. PCB傳輸線：PCB中常用的傳輸線結(jié)構(gòu)有微帶線和帶狀線。微帶線是頂層或底層的信號(hào)走線，帶狀線是內(nèi)層的信號(hào)走線。設(shè)計(jì)時(shí)需注意保持走線寬度和間距均勻，以及兩條線之間的對(duì)稱性，以保持恒定的差分阻抗。
7. 終端電阻：為確保信號(hào)在最高信號(hào)速率下正常傳輸，終端電阻應(yīng)與傳輸線的特性阻抗匹配，通常為90 - 110 Ω。SN65LVDT2集成了終端負(fù)載，可簡(jiǎn)化設(shè)計(jì)。
8. 驅(qū)動(dòng)器NC引腳：為了最佳熱性能，建議將NC引腳在電路板層面接地。
9. 接收器電源電壓：接收器可在2.4 - 3.6 V的電源下工作，低電源電壓會(huì)影響接收器的輸入共模范圍和輸出電壓。
10. 接收器旁路電容：與驅(qū)動(dòng)器旁路電容的建議相同。
11. 接收器輸入共模范圍：接收器的輸入共模范圍與電源電壓有關(guān)，電源電壓為3.3 V時(shí)，輸入共模電壓可在GND - 2.5 V之間。
12. 接收器輸入信號(hào)：LVDS接收器符合LVDS標(biāo)準(zhǔn)，當(dāng)差分輸入電壓大于100 mV時(shí)輸出高電平，小于 - 100 mV時(shí)輸出低電平，可處理高達(dá)600 mV的差分輸入電壓。
13. 接收器輸出信號(hào)：當(dāng)電源電壓在3 - 3.6 V范圍內(nèi)時(shí)，接收器輸出符合LVTTL輸出電壓標(biāo)準(zhǔn)；在2.4 - 3 V范圍內(nèi)，高輸出電壓可能低至1.9 V，設(shè)計(jì)時(shí)需注意。
14. 接收器NC引腳：同樣，為了最佳熱性能，建議將NC引腳在電路板層面接地。

（二）多點(diǎn)通信

在多點(diǎn)配置中，有一個(gè)驅(qū)動(dòng)器和一個(gè)共享總線，以及兩個(gè)或更多的接收器（最多32個(gè)）。

設(shè)計(jì)要求

與點(diǎn)對(duì)點(diǎn)通信的設(shè)計(jì)要求基本相同，只是接收器節(jié)點(diǎn)數(shù)量為2 - 32個(gè)。

詳細(xì)設(shè)計(jì)步驟

1. 互連介質(zhì)：多點(diǎn)系統(tǒng)的互連與點(diǎn)對(duì)點(diǎn)系統(tǒng)有很大不同。發(fā)射器通常位于總線一端，需要在遠(yuǎn)端進(jìn)行終端匹配。每個(gè)分支節(jié)點(diǎn)會(huì)產(chǎn)生短截線，會(huì)局部改變總線的負(fù)載阻抗，可能導(dǎo)致信號(hào)反射。如果負(fù)載數(shù)量恒定且分布均勻，可以通過調(diào)整終端電阻來減少反射。
2. 應(yīng)用曲線：可參考典型的驅(qū)動(dòng)器輸出眼圖來評(píng)估信號(hào)質(zhì)量。

四、電源供應(yīng)建議

這些LVDS驅(qū)動(dòng)器和接收器設(shè)計(jì)為使用單電源，電源電壓范圍為2.4 - 3.6 V。在實(shí)際應(yīng)用中，驅(qū)動(dòng)器和接收器可能位于不同的電路板或設(shè)備上，需要使用單獨(dú)的電源。驅(qū)動(dòng)器和接收器電源之間的接地電位差應(yīng)小于|±1 V|。同時(shí)，建議在電路板和設(shè)備層面使用旁路電容。

五、布局指南

（一）微帶線與帶狀線拓?fù)?/h3>

印刷電路板通常提供微帶線和帶狀線兩種傳輸線選項(xiàng)。微帶線是PCB外層的走線，帶狀線是兩層接地平面之間的走線。TI建議在可能的情況下，將LVDS信號(hào)路由在微帶線上，因?yàn)樗梢愿鶕?jù)整體噪聲預(yù)算和反射允許范圍指定必要的阻抗公差。

（二）電介質(zhì)類型和電路板結(jié)構(gòu)

對(duì)于LVDS信號(hào)，F(xiàn)R - 4或等效材料通常能提供足夠的性能。如果TTL/CMOS信號(hào)的上升或下降時(shí)間小于500 ps，建議使用介電常數(shù)接近3.4的材料，如Rogers?4350或Nelco N4000 - 13。電路板的銅重量、鍍層厚度、阻焊層等參數(shù)也會(huì)影響性能。

（三）推薦的堆疊布局

為了減少TTL/CMOS和LVDS之間的串?dāng)_，建議至少使用兩個(gè)單獨(dú)的信號(hào)層。常見的堆疊配置有四層板和六層板，六層板能更好地隔離信號(hào)層和電源層，提高信號(hào)完整性，但制造成本較高。

（四）走線間距

LVDS差分對(duì)的走線應(yīng)緊密耦合，以實(shí)現(xiàn)電磁場(chǎng)抵消，減少噪聲耦合。相鄰單端走線和差分對(duì)之間應(yīng)保持足夠的間距，可采用3 - W規(guī)則，即相鄰走線之間的距離應(yīng)大于單根走線寬度的兩倍，或從走線中心到中心的距離為三倍。同時(shí)，應(yīng)避免使用自動(dòng)布線器，因?yàn)樗赡軣o法考慮所有影響串?dāng)_和信號(hào)反射的因素。

（五）串?dāng)_和接地反彈最小化

為了減少串?dāng)_，應(yīng)提供盡可能靠近原始走線的高頻電流返回路徑，通常使用接地平面來實(shí)現(xiàn)。保持走線短且下方有不間斷的接地平面，可以減少電磁輻射。避免接地平面的不連續(xù)性，以降低返回路徑電感。

（六）去耦

高速設(shè)備的每個(gè)電源或接地引腳應(yīng)通過低電感路徑連接到PCB。建議使用一個(gè)或多個(gè)過孔將電源或接地引腳連接到附近的平面，過孔應(yīng)緊鄰引腳放置。旁路電容應(yīng)靠近(V_{DD})引腳放置，可使用小尺寸的電容（如0402或0201）來減少電容的本體電感。

六、總結(jié)

SN65LVDS1、SN65LVDS2和SN65LVDT2是性能出色的高速差分線路驅(qū)動(dòng)器和接收器，具有高速率、低功耗、高ESD耐受性等優(yōu)點(diǎn)。在實(shí)際應(yīng)用中，我們需要根據(jù)具體的設(shè)計(jì)要求，合理選擇電源、旁路電容、互連介質(zhì)和終端電阻等，同時(shí)注意電路板的布局和布線，以確保信號(hào)的可靠傳輸。希望本文能為電子工程師在設(shè)計(jì)中提供一些有用的參考。你在使用這些器件時(shí)遇到過哪些問題呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。