隨著器件尺寸持續(xù)縮微，特別是進入深亞微米 CMOS 集成電路技術以后，晶體管摻雜工藝不斷改進創(chuàng)新。如果說形成溝道長度越來越短的自對準柵結構，是 MOS 晶體管和集成芯片性能改善的基本途徑，則優(yōu)化晶體管各個區(qū)域的雜質分布就是獲得性能最佳化的關鍵。

人們常把器件摻雜工藝稱為“摻雜工程（doping engineering）”。所謂摻雜工程，就是改進摻雜步驟及工藝，調節(jié)與優(yōu)化有源器件區(qū)域的雜質縱向與橫向分布，以便抑制各種短溝道效應，使晶體管具有最佳特性。5.3.3節(jié)介紹的LDD結構，就是一種改善源漏區(qū)雜質分布的典型摻雜工程。在MOS晶體管尺寸縮微與性能提高進程中，柵區(qū)和源漏區(qū)的摻雜工藝優(yōu)化，始終是集成電路制造技術進步的主要途徑之一。摻雜工藝貫穿于 MOS 器件的形成過程，在自對準柵疊層結構形成之前，除了阱區(qū)摻雜外，還需要分別進行 NMOS和 PMOS 晶體管閾值電壓調整離子注入、防穿通離子注入等。不同功能的離子注入摻雜，需要選擇不同導電類型、能量與劑量的雜質。

CMOS 器件的閾值電壓調整和防源漏穿通離子注入，通常是在隔離與阱區(qū)形成后，在柵疊層工藝前，以所需類型離子注入到有源區(qū)的不同深度，如圖5.15所示。對于n 溝晶體管通常注入硼離子，對于p溝晶體管則可選擇磷或砷離子。反型載流子溝道通常產生于10nm以內的表面層，因而在閾值電壓調整注入工藝中，選用較低能量離子注入到表面層，其注入劑量也較低。防穿通離子注入則需要較高能量離子注入到有源區(qū)內部。實際上，阱區(qū)形成、漏源防穿通和閾值電壓調整3種不同能量與劑量注入的原子，在有源區(qū)相互疊加，形成晶體管所需要的雜質分布。

圖5.16 顯示通過3次不同磷離子注入形成的典型n阱區(qū)雜質原子縱向分布，并標出不同區(qū)域雜質分布的相應器件作用功能。內部較高的雜質濃度有益于抑制 CMOS 閂鎖效應，中間雜質分布有利于提高漏源穿通電壓，表面層摻雜則用于調整晶體管閾值電壓。

注入雜質對閾值電壓的影響取決于其劑量及雜質分布。雜質注入在表面層，并假設在均勻分布的簡化情況下，閾值電壓（VT）與注入劑量（DI）的關系可用下式表示：

如集成電路要求閾值電壓在0.4~0.7V 范圍，閾值電壓調整注入的劑量約為（1~5）×1012cm-2。

從器件電學特性考慮，閾值電壓調整注入的雜質也以具有逆向分布為佳，即：在將形成反型層的鄰近區(qū)域，雜質濃度顯著低于其下面，這樣可減弱反型溝道中載流子遭遇到的雜質散射，從而提高載流子遷移率，增加晶體管驅動電流。因此，在某些深亞微米集成電路工藝中，常用銦代替硼作為 NMOS器件的閾值電壓調整注入雜質。銦在硅中的固溶度很低，在1000°C下僅為5X1017cm-3，以前在硅器件工藝中極少應用。但閾值電壓調整注入所需摻雜濃度較低，而銦的擴散系數(shù)比硼小，有利于形成雜質逆向分布和優(yōu)化晶體管性能。

為了使亞微米晶體管溝道區(qū)域的雜質分布更有利于抑制短溝道效應，在自對準柵結構形成后，可以通過偏斜角度離子注入技術，把雜質注入到特定區(qū)域，形成橫向非均勻摻雜。如圖5.17所示，以中等劑量的偏斜角度離子注入，在 NMOS晶體管源漏LDD延伸區(qū)邊緣，

形成暈環(huán)形狀的硼離子摻雜區(qū)，由于其濃度較高，減緩漏結耗盡區(qū)橫向擴展，從而可有效抑制短溝道效應，避免漏源穿通現(xiàn)象。這種暈環(huán)摻雜（halo doping），是通過在與硅片垂直軸成大角度（25～60°）方向上離子注入，并同時使硅片轉動獲得，因而被稱為暈環(huán)注入（haloimplant） ，有時也被稱為“袋形注入（pocket implant）"。

以上討論表明，CMOS 集成電路有源區(qū)的縱向和橫向雜質分布必須合理設計和精密加工，形成精確分布的閾值電壓調整摻雜區(qū)、源漏輕摻雜區(qū)、抑制短溝道效應的暈環(huán)形摻雜區(qū)、源漏高摻雜接觸區(qū)等。應該強調指出，這些縱向與橫向的不同雜質分布，都是在自對準柵電極結構形成前后，通過自對準摻雜工藝形成的。這種自對準摻雜工藝就是，應用不同能量、不同劑量、不同入射角度的離子注入技術，把不同類型的雜質原子摻雜到不同區(qū)域，獲得有利于提高晶體管性能的相互自行對準器件結構。