來(lái)源：SmartDV

在高性能計(jì)算、AI集群與汽車(chē)智能駕駛快速迭代的今天，處理器、內(nèi)存、存儲(chǔ)、加速器與協(xié)同(異構(gòu))計(jì)算單元之間的高速互聯(lián)、緩存一致與低時(shí)延通信，已成為決定系統(tǒng)整體性能、可擴(kuò)展性與可靠性的核心支柱。Compute Express Link(CXL)標(biāo)準(zhǔn)憑借開(kāi)放、兼容、高性能的特性，致力于打破計(jì)算系統(tǒng)中的“內(nèi)存墻”和“異構(gòu)墻”，因而已從數(shù)據(jù)中心走向AI集群、邊緣AI與汽車(chē)智能駕駛，成為新一代智能計(jì)算的關(guān)鍵互聯(lián)標(biāo)準(zhǔn)。

同時(shí)，CXL規(guī)范也隨著應(yīng)用的不斷拓展開(kāi)始了快速演進(jìn)，其每一次版本更新不僅帶來(lái)了更高的速度和緩存一致性能，而且也再一次推動(dòng)了從服務(wù)器主處理器到邊緣AI主控芯片的各種創(chuàng)新。作為一種高速、高可靠的連接，在越來(lái)越多用戶(hù)采用CXL規(guī)范來(lái)作為其芯片設(shè)計(jì)接口時(shí)，圍繞諸多芯片設(shè)計(jì)所需的設(shè)計(jì)IP和驗(yàn)證IP已變得極為關(guān)鍵，這是因?yàn)榕cAI相關(guān)的數(shù)據(jù)總是在持續(xù)增長(zhǎng)，芯片設(shè)計(jì)師總是希望獲得與CXL新規(guī)范的修訂保持同步的設(shè)計(jì)IP和驗(yàn)證IP(VIP)。

作為CXL聯(lián)盟的活躍成員，SmartDV Technologies憑借其在設(shè)計(jì)IP、驗(yàn)證IP和高速接口方面擁有的數(shù)十年專(zhuān)業(yè)知識(shí)，可以幫助工程團(tuán)隊(duì)了解不斷發(fā)展的協(xié)議并將新規(guī)范盡快設(shè)計(jì)進(jìn)入AI及智駕芯片中。SmartDV提供全棧CXL設(shè)計(jì)IP、驗(yàn)證IP及系統(tǒng)級(jí)建模方案，全面覆蓋CXL 1.x/2.0/3.1協(xié)議棧，助力芯片設(shè)計(jì)廠商快速集成CXL接口。

其符合規(guī)范的驗(yàn)證IP產(chǎn)品組合使芯片團(tuán)隊(duì)能夠充滿(mǎn)信心地采用最新的CXL版本來(lái)加速開(kāi)發(fā)，同時(shí)保持魯棒性和準(zhǔn)確性，從而為這些芯片設(shè)計(jì)落地提供穩(wěn)定可靠的驗(yàn)證底座。

一、CXL：從聯(lián)盟成立到協(xié)議迭代，筑牢異構(gòu)計(jì)算基石

2019年，CXL聯(lián)盟正式成立，當(dāng)時(shí)的發(fā)起會(huì)員匯聚了Intel、AMD、NVIDIA、華為、阿里巴巴、微軟等全球科技巨頭，并快速集結(jié)了30多家初始會(huì)員，旨在打造統(tǒng)一開(kāi)放的高速互聯(lián)標(biāo)準(zhǔn)，解決CPU與加速器、內(nèi)存之間的通信瓶頸。到今天，CXL聯(lián)盟已經(jīng)有超過(guò)165家會(huì)員?，幾乎涵蓋了所有主要的CPU、GPU、內(nèi)存、存儲(chǔ)和網(wǎng)絡(luò)設(shè)備制造商。

歷經(jīng)多年演進(jìn)，CXL已形成完整協(xié)議譜系，不僅持續(xù)突破性能邊界，而且還為芯片和系統(tǒng)設(shè)計(jì)師帶來(lái)了多樣化的選擇：

CXL 1.1/2.0：奠定緩存一致性、內(nèi)存池化基礎(chǔ)，支持設(shè)備協(xié)同與基礎(chǔ)安全機(jī)制;

CXL 3.0/3.1：速率提升至64 GT/s，支持256字節(jié)Flit、物理層重試、反向無(wú)效窺探，全面適配大規(guī)模算力集群;

CXL 4.0：帶寬翻倍至128 GT/s，零額外時(shí)延，強(qiáng)化內(nèi)存RAS，向下兼容全版本，支撐超大規(guī)模AI與分布式計(jì)算。

CXL基于PCIe物理層演進(jìn)，兼顧生態(tài)兼容與協(xié)議創(chuàng)新，快速成為數(shù)據(jù)中心、AI/HPC、邊緣AI與邊緣計(jì)算的主流互聯(lián)方案，是異構(gòu)計(jì)算時(shí)代不可或缺的底層支柱，也是越來(lái)越多高性能計(jì)算芯片和主控SoC必備的連接。

二、AI剛需：大模型與算力集群離不開(kāi)CXL高效連接

AI大模型訓(xùn)練與推理對(duì)內(nèi)存帶寬、容量、異構(gòu)共享效率提出極致要求，傳統(tǒng)架構(gòu)難以滿(mǎn)足：

多GPU/NPU集群需要低時(shí)延、高一致的內(nèi)存共享;

算力池化、彈性擴(kuò)容依賴(lài)內(nèi)存解耦與資源調(diào)度;

大規(guī)模數(shù)據(jù)讀寫(xiě)需要高帶寬、低抖動(dòng)的傳輸通道。

而CXL完美匹配AI計(jì)算的核心需求：

緩存一致性：CPU與加速器直接共享內(nèi)存，大幅降低數(shù)據(jù)復(fù)制與傳輸開(kāi)銷(xiāo);

內(nèi)存池化：突破CPU插槽限制，實(shí)現(xiàn)內(nèi)存動(dòng)態(tài)分配，提升利用率;

高速互聯(lián)：64 GT/s+速率支撐TB級(jí)帶寬，適配大模型并行訓(xùn)練。

借助CXL協(xié)議帶來(lái)的高效連接，AI集群打破了帶寬瓶頸、內(nèi)存浪費(fèi)、時(shí)延過(guò)高等困境，不僅可以支撐千億/萬(wàn)億參數(shù)模型與實(shí)時(shí)推理服務(wù)，而且為更高效能的異構(gòu)計(jì)算普及提供了支撐。

三、汽車(chē)新藍(lán)海：智駕與中央計(jì)算，CXL打開(kāi)車(chē)載互聯(lián)新空間

隨著汽車(chē)向中央計(jì)算+域控制演進(jìn)，特別是駕艙融合和智能體上車(chē)等智駕領(lǐng)域內(nèi)的新發(fā)展方向，使智駕芯片和車(chē)載系統(tǒng)呈現(xiàn)多核異構(gòu)、高算力、大內(nèi)存特征，而得益于CXL的優(yōu)勢(shì)，該協(xié)議正快速滲透智駕芯片和系統(tǒng)市場(chǎng)：

智能駕駛需要多傳感器、高算力SoC、大容量存儲(chǔ)的低時(shí)延協(xié)同;

車(chē)載中央計(jì)算平臺(tái)追求內(nèi)存共享、硬件解耦、靈活擴(kuò)展;

車(chē)規(guī)級(jí)場(chǎng)景要求高可靠、低時(shí)延、強(qiáng)一致性的互聯(lián)保障。

CXL在汽車(chē)領(lǐng)域的價(jià)值清晰可見(jiàn)：

支撐CPU/NPU/GPU內(nèi)存統(tǒng)一管理，優(yōu)化智駕決策時(shí)延;

實(shí)現(xiàn)內(nèi)存擴(kuò)展與資源池化，適配車(chē)載大模型與多場(chǎng)景應(yīng)用;

兼容PCIe生態(tài)，降低車(chē)載平臺(tái)遷移成本，加速下一代智駕架構(gòu)落地。

汽車(chē)電子正從分布式走向集中式，CXL將成為車(chē)載高速互聯(lián)的關(guān)鍵選項(xiàng)。

四、SmartDV：端到端CXL解決方案，加速產(chǎn)業(yè)落地

SmartDV深耕高速接口IP數(shù)十年，是業(yè)內(nèi)少數(shù)同時(shí)具備設(shè)計(jì)IP+驗(yàn)證IP+系統(tǒng)建模+模擬IP能力的供應(yīng)商，也是能夠快速提供符合汽車(chē)、工業(yè)和醫(yī)療等對(duì)功能安全性有很高要求的IP供應(yīng)商;同時(shí)，借助其獨(dú)創(chuàng)的IP生成工具SmartCompiler，SmartDV還可以針對(duì)客戶(hù)的獨(dú)特需求，在保證協(xié)議規(guī)定的性能和互聯(lián)互通前提下，為客戶(hù)提供定制的設(shè)計(jì)IP和驗(yàn)證IP。SmartDV在CXL領(lǐng)域具有以下獨(dú)有價(jià)值：

全棧覆蓋：從控制器設(shè)計(jì)、協(xié)議驗(yàn)證到系統(tǒng)級(jí)建模，一站式交付;

極速響應(yīng)：驗(yàn)證IP快速適配CXL迭代，同步最新規(guī)范;

PPA優(yōu)化：成熟架構(gòu)平衡面積、功耗與性能，適配量產(chǎn);

場(chǎng)景賦能：深度支撐數(shù)據(jù)中心、AI、車(chē)載等領(lǐng)域，助力客戶(hù)搶占算力時(shí)代先機(jī)。

1.設(shè)計(jì)IP：高性能、可配置、適配全場(chǎng)景

SmartDV CXL控制器IP兼容PCIe Gen5/Gen6，完整支持CXL.io/CXL.cache/CXL.mem三大協(xié)議，具備高可配置、低功耗、面積優(yōu)化等特點(diǎn)，同時(shí)適配ASIC與FPGA設(shè)計(jì)。

CXL 1.x/2.0：面向邊緣、車(chē)載與中低端AI，滿(mǎn)足基礎(chǔ)緩存一致與內(nèi)存共享需求;

CXL 3.x：支持64 GT/s、256字節(jié)Flit、全局內(nèi)存池與多主機(jī)共享，適配高端AI訓(xùn)練、HPC與分布式算力集群。

2.驗(yàn)證IP：極速迭代、全協(xié)議覆蓋、降低流片風(fēng)險(xiǎn)

CXL標(biāo)準(zhǔn)持續(xù)快速迭代，驗(yàn)證IP必須同步更新、穩(wěn)定可靠。SmartDV CXL 驗(yàn)證IP是業(yè)內(nèi)少數(shù)能數(shù)周內(nèi)適配協(xié)議升級(jí)的方案，提供全鏈路驗(yàn)證能力，其優(yōu)勢(shì)包括：

覆蓋CXL 1.1/2.0/3.0/3.1全版本，兼容PCIe 6.0，支持Flit/非Flit模式;

內(nèi)置協(xié)議檢查器、計(jì)分板、覆蓋率模型，支持錯(cuò)誤注入與高級(jí)錯(cuò)誤報(bào)告(AER);

速率最高64 GT/s，支持x16鏈路與分支，適配Type 1/2/3各類(lèi)設(shè)備;

兼容UVM/SystemVerilog及主流仿真器，縮短驗(yàn)證周期、保障設(shè)計(jì)合規(guī)、降低流片風(fēng)險(xiǎn)。

下面的圖表說(shuō)明了SmartDV的CXL 驗(yàn)證IP所采用的先進(jìn)架構(gòu)。

SmartDV CXL驗(yàn)證IP功能原理圖

總結(jié)

從CXL聯(lián)盟成立到4.0規(guī)范發(fā)布，CXL已成為異構(gòu)計(jì)算的核心互聯(lián)支柱，深度賦能AI與智能汽車(chē)產(chǎn)業(yè)。面對(duì)協(xié)議快速迭代與復(fù)雜驗(yàn)證挑戰(zhàn)，SmartDV憑借其在設(shè)計(jì)IP和驗(yàn)證IP兩個(gè)方面都具有的豐富經(jīng)驗(yàn)，以全棧CXL IP+極速適配能力，為芯片設(shè)計(jì)提供穩(wěn)定、高效、合規(guī)的端到端支撐，加速產(chǎn)品從設(shè)計(jì)到流片的全流程落地。

關(guān)于SmartDV

在SmartDV Technologies，我們相信有更好的方法來(lái)應(yīng)對(duì)集成電路的半導(dǎo)體知識(shí)產(chǎn)權(quán)(IP)問(wèn)題。自2007年以來(lái)，我們一直專(zhuān)注于IP領(lǐng)域，因此，無(wú)論您是為下一代SoC、ASIC或FPGA尋找基于標(biāo)準(zhǔn)的設(shè)計(jì)IP，還是尋求驗(yàn)證解決方案(VIP)來(lái)測(cè)試您的芯片設(shè)計(jì)，您都會(huì)發(fā)現(xiàn)SmartDV的IP非常易于集成。通過(guò)將專(zhuān)有的SmartCompiler技術(shù)與數(shù)百名專(zhuān)家工程師的知識(shí)相結(jié)合，SmartDV可以對(duì)IP進(jìn)行定制化以滿(mǎn)足您獨(dú)特的設(shè)計(jì)目標(biāo)：快速、經(jīng)濟(jì)、可靠。與提供“一刀切”通用解決方案的供應(yīng)商不同，SmartDV可根據(jù)您的精確規(guī)格，量身交付所需IP：IP Your Way。