13．16信號完整性分析與設(shè)計
電子產(chǎn)品逐漸向高速、低功耗、小型化發(fā)展。高速系統(tǒng)要求信號時序準(zhǔn)確，延時?。坏凸南到y(tǒng)的電源電壓低，因而要求信號的幅度準(zhǔn)確，損耗和過沖要?。恍⌒突到y(tǒng)使得系統(tǒng)的走線變細(xì)，走線間距變小，導(dǎo)致走線的阻抗變大，信號間的相互干擾明顯。這樣，如何提高PCB板信號的質(zhì)量就成了PCB設(shè)計的一項重要任務(wù)，這就是下面將要討論的PCB信號完整性設(shè)計。
信號完整性（Signal Integrity）是指信號未受到損傷的一種狀態(tài)，它表示信號質(zhì)量和信號傳輸后仍保持正確的功能特性。良好的信號完整性是指信號能以正確的時序和電平值在系統(tǒng)工作中做出響應(yīng)。
隨著高速器件的使用和高速數(shù)字系統(tǒng)設(shè)計越來越多，系統(tǒng)數(shù)據(jù)率、時鐘速率和電路密集度都在不斷地增加。在這種設(shè)計中，系統(tǒng)快斜率瞬變和工作頻率很高，電纜、互連、印制板（PCB）和硅片將表現(xiàn)出與低速設(shè)計截然不同不的行為，即出現(xiàn)信號完整性問題。信號完整性問題能導(dǎo)致或者直接帶來諸如信號失真，定時錯誤，不正確的數(shù)據(jù)，地址、控制線和系統(tǒng)誤工作等，甚至使系統(tǒng)崩潰，這已成為高速產(chǎn)品設(shè)計中非常值得注意的問題。
對信號完整性的理解主要是體現(xiàn)在對系統(tǒng)中出現(xiàn)的反射、地彈和串?dāng)_等的分析。
1、反射和振鈴
系統(tǒng)走線上的反射是網(wǎng)絡(luò)RF噪聲的主要來源之一。當(dāng)存在阻抗不連續(xù)的時候，就需要考慮反射。導(dǎo)致阻抗不連續(xù)的情況可以是：PCB中走線寬度的變化；網(wǎng)絡(luò)終端阻抗不匹配；缺少網(wǎng)絡(luò)終端；網(wǎng)絡(luò)有分支走線；布線層間的導(dǎo)通孔；負(fù)載和邏輯器件的變化；PCB板層中的大面積地和電源不連續(xù)等。如果信號在原端和負(fù)載端之間經(jīng)過多次反射，這種現(xiàn)象就稱為振鈴，其危害極大。
2、地彈
對于數(shù)字電路來講，工作時有高電平和低電平兩種有效電平。當(dāng)數(shù)字邏輯輸出由高電平變?yōu)榈碗娖降倪^程，該芯片的接地引腳就會放電，產(chǎn)生開關(guān)電流實現(xiàn)電路的開關(guān)動作。所以當(dāng)數(shù)字電路的速度越快，其開關(guān)時間也就要求越短。當(dāng)大量的開關(guān)電路同時由邏輯高電平變?yōu)檫壿嫷碗娖綍r，由于地線通過電流的能力不夠，大量的開關(guān)電流就會引起邏輯低電平發(fā)生波動，這就稱為“地彈”。一般情況下，使用DIP（雙列直插），PGA（針柵陣列）等封裝類型的直插器件驅(qū)動較大容性負(fù)載時，容易產(chǎn)生地彈現(xiàn)象。
3、串?dāng)_
當(dāng)走線之間、導(dǎo)線之間、走線和導(dǎo)線之間、電纜束及其他易受電磁干擾的電子元件間存在不希望發(fā)生的電磁耦合時，這時就發(fā)生了串?dāng)_。串?dāng)_包括電容耦合和電感耦合。電容耦合通常由于一條走線位于另一走線或者參考層上方；感生串?dāng)_則是由于兩條走線空間距離太近，平行走線距離太長及與參考平面的距離太遠(yuǎn)。在數(shù)字電路系統(tǒng)中，感性串?dāng)_往往大于容性串?dāng)_。如圖8-4所示的例子是由于在布線時接插件過孔的安全間距設(shè)置過大導(dǎo)致地平面的破壞而對電路板造成的感性串?dāng)_。
4、電源和地線噪聲
電源和地線噪聲是指在大規(guī)模系統(tǒng)中，大量芯片同時開啟或關(guān)閉，造成在電源和地線上有較大的電流變化，使電源和地線的電壓有較大的波動，從而影響系統(tǒng)其他芯片正常工作的情況。在高速數(shù)字系統(tǒng)中，由于僅僅采用在電源與地線之間并聯(lián)電容的方法來消除電源、地線噪聲已經(jīng)很困難，因此一般需要采用II型濾波。
13．16．1確保信號完整生的PCB設(shè)計方法
通過總結(jié)影響信號完整性的因素，在PCB設(shè)計過程較好地確保信號完整性，可以從以下幾個方面來考慮。
（1）電路設(shè)計上的考慮。包括控制同步切換輸出數(shù)量，控制各單元的最大邊沿速率（dI/dt和dV/dt），從而得到最低且可接受的邊沿速率；為高輸出功能塊（如時鐘驅(qū)動器）選擇差分信號；在傳輸線上端接無源元件（如電阻、電容等），以實現(xiàn)傳輸線與負(fù)載間的阻抗匹配。
（2）最小化平行布線的走線長度。
（3）元件擺放要遠(yuǎn)離I/O互連接口和其他易受干擾及耦合影響的區(qū)域，盡量減小元件間的擺放間隔。
（4）縮短信號走線到參考平面的距離間隔。
（5）降低走線阻抗和信號驅(qū)動電平。
（6）終端匹配。可增加終端匹配電路或者匹配元件。
（7）避免相互平行的走線布線，為走線間提供足夠的走線間隔，減小電感耦合。
13．16．2 Protel99SE中的PCB信號完整性分析
Protel99SE為設(shè)計者在設(shè)計高速電路時提供了信號完整性分析工具，可以分析設(shè)計的PCB存在的串?dāng)_和反射問題。通過對設(shè)計中的一些網(wǎng)絡(luò)進(jìn)行信號完整性分析，設(shè)計者可以及時地發(fā)現(xiàn)和糾正PCB中存在的信號完整性問題。利用Protel分析信號完整性的主要步驟為：
（1）設(shè)置信號完整性分析設(shè)計規(guī)則。
（2）設(shè)計規(guī)則檢查。
（3）信號完整性仿真分析。
下面就以系統(tǒng)提供的設(shè)計實例“4Port Serial Interface”工程為例，來講解Proel中的信號完整性分析方法。
1、設(shè)置信號完整性分析設(shè)計規(guī)則
（1）在系統(tǒng)的安裝路徑\\Program Files\Design Explorer\Examples\ 中找到并打開“4 Port Serial Interface Board.pcb”文件。
（2）在打開PCB設(shè)計文件后，在PCB設(shè)計環(huán)境中執(zhí)行【Design】/【Rules】菜單命令，在彈出的設(shè)計規(guī)則設(shè)置對話框中，單擊【Signal integrity】標(biāo)簽，切換到信號完整性分析規(guī)則設(shè)置對話框，如圖13.16.1所示。
圖13.16.1 信號完整性分析規(guī)則設(shè)置
在信號完整性分析規(guī)則中含有13個約束設(shè)置項，各約束項的約束范圍基本上只有3種：“Whole Board”、“Net”和“Net Class”。各約束項的管理方法（添加、刪除或編輯）與前面講述的設(shè)計規(guī)則相同，這里就不重復(fù)敘述了。
【Flight Time-Falling Edge】設(shè)置項：用于設(shè)置信號下降邊沿的最大時間允許值。
【Flight Time-Rising Edge】設(shè)置項：用于設(shè)置信號上升邊沿的最大時間允許值。
【Impedance Constraint】設(shè)置項：用于設(shè)置導(dǎo)體允許的最大電阻值和最小電阻值。
【Overshoot-Falling Edge】設(shè)置項：用于設(shè)置在信號下降沿上低于信號基值的阻尼振蕩。
【Overshoot-Rising Edge】設(shè)置項：用于設(shè)置在信號的上升沿上高于信號上位值的阻尼振蕩。
【Signal Basic Value】設(shè)置項：用于設(shè)置信號在低電平狀態(tài)下的穩(wěn)定電壓值。
【Signal Stimulus】設(shè)置項：用于設(shè)置激勵信號的類型、初始電平、起始時間、停止時間、周期等屬性參數(shù)。
【Signal Top Value】設(shè)置項：用于設(shè)置信號在高電平狀態(tài)下的穩(wěn)定電壓值。
【Slope-Falling Edge】設(shè)置項：用于設(shè)置信號從門檻電壓（VT）下降到一個有效低電平（VIL）所經(jīng)歷的時間。
【Slope-Rising Edge】設(shè)置項：用于設(shè)置信號從門檻電壓（VT）上升到一個有效高電平（VIH）所經(jīng)歷的時間。
【Supply Nets】設(shè)置項：用于設(shè)置電路板上供電網(wǎng)絡(luò)的電壓值。
【Undershoot-Falling Edge】設(shè)置項：用于設(shè)置在信號的下降沿上高于信號基值的阻尼振蕩。
【Undershoot-Rising Edge】設(shè)置項：用于設(shè)置在信號的上升沿上低于信號上位值的阻尼振蕩。
按照需要設(shè)置好有關(guān)的約束項，然后單擊close按鈕退出。
2、DRC電氣規(guī)則檢查
設(shè)置信號完整性分析模型后，重新編譯設(shè)計，將所做的改變映射到PCB中。完成之后主可以進(jìn)行電氣規(guī)則檢查了，具體方法如下。
（1）執(zhí)行【Tools】/【Design Rule Cheek】菜單命令，執(zhí)行電氣規(guī)則檢查，彈出【Design Rule Checker】（電氣規(guī)則檢查）對話框，如圖13.16.2所示。
圖13.16.2【Design Rule Checker】對話框
（2）單擊【Signal Integrity】規(guī)則檢查項，則彈出如圖13.16.3所示的對話框。選擇設(shè)置需要進(jìn)行的檢查項后，單擊OK按鈕。
圖13.16.3【Signal Integrity】規(guī)則檢查項
（4）再次執(zhí)行【Design】/【Rules】菜單命令，分別在【Routing Rules】欄、【Manufacturing Rules】欄和【High Speed Rules】欄下對各約束設(shè)置項進(jìn)行選擇設(shè)定。
（5）單擊Run DRC按鈕，執(zhí)行電氣規(guī)則檢查。檢查完成后，彈出如圖13.16.4所示的【Confirm】對話框。該對話框會列出一些警告信息（主要是因為一些元件還沒有設(shè)置信號完整性分析模型）要求是否繼續(xù)，這里可先不予理會。
圖13.16.4
（3）單Yes按鈕，完成電氣規(guī)則檢查。
3．進(jìn)行信號完整性仿真分析
在PCB設(shè)計環(huán)境中執(zhí)行【Tools】/【Signal Integrity…】命令，彈出如圖13.16.5所示的【Protel Signal Integrity】信號完整性分析仿真窗口。
圖13.16.5信號完整性分析仿真窗口
信號完整性分析仿真窗口的內(nèi)容很多，由于篇幅限制，這里不作介紹，詳細(xì)內(nèi)容請參考其它有關(guān)書籍資料。
本章小結(jié)
1．介紹了PCB編輯器常用快捷鍵、預(yù)布局、預(yù)布線、補淚滴、大面積覆銅、外包線、直接更改PCB元件封裝外形、在電路原理圖中預(yù)先放置PCB布線指示、數(shù)組粘貼技術(shù)、單層顯示、3D預(yù)覽顯示等技術(shù)和技巧，以便提高PCB設(shè)計的效率。
2．簡單介紹了高速電路系統(tǒng)的PCB設(shè)計方法和技巧，模擬電路和數(shù)字電路綜合電路系統(tǒng)的PCB設(shè)計方法，以及直接利用Protel99SE軟件提供的PCB信號完整性分析仿真功能，以便切實提高PCB的性能和設(shè)計成功率。
練習(xí)
13-1 什么是元件的預(yù)布局？它有什么作用？
13-2 什么是預(yù)布線？它有什么作用？
13-3 什么是補淚滴？它有什么作用？
13-4 什么是大面積覆銅？它有什么作用？如何改變覆銅區(qū)域與焊盤的連接方式？
13-5 什么是密度分析圖？它有什么作用？
13-6 什么是高速電路？高速電路的PCB設(shè)計要注意什么問題？
13-7 什么是混合電路？混合電路的PCB設(shè)計要注意什么問題？
13-8 什么是信號完整性？利用Protel99提供的信號完整性分析功能要經(jīng)過哪些步驟？
13-9 根據(jù)第13-1題所示電路原理圖，手工繪制一塊單層電路板圖，電路板長1500mil，寬1200mil。其中電子元件的元件封裝由表13-1指定，按鈕S、電源和揚聲器SP等元件要外接，但需要在電路板上放置焊盤。
表13-1
|
元件名稱 |
元件標(biāo)號 |
元件封裝 |
|
RES2 |
R1 |
AXIAL0.4 |
|
RES2 |
R2 |
AXIAL0.4 |
|
RES3 |
R3 |
AXIAL0.4 |
|
CAP |
C |
RAD0.1 |
|
NPN |
Q1 |
TO-5 |
|
PNP |
Q2 |
TO-5 |
第13-1題 電路原理圖 第13-1題 參考布局圖
要求如下：
（1）初步繪制出符合要求的PCB圖；
（2）對焊盤進(jìn)行補淚滴處理；
（3）對地線網(wǎng)絡(luò)進(jìn)行覆銅處理；
（4）對設(shè)計好的PCB文件進(jìn)行3D預(yù)覽顯示。
附：本章目錄
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第13章 實用的PCB設(shè)計技巧 13.1 PCB編輯器常用快捷鍵 13.2高級元件布置技巧 13.2.1 手工定位元件的技巧 13.2.2 設(shè)置PCB元件封裝的鎖定屬性 13.3 預(yù)布線 13.4補淚滴 13.5大面積覆銅技巧 13.6外包線 13.8 直接更改PCB元件封裝的技巧 13.9 在電路原理圖中預(yù)先放置PCB布線指示 13.10 數(shù)組粘貼技術(shù) 13.11 網(wǎng)絡(luò)密度分析 13.12單層顯示 13.13 PCB的3D預(yù)覽功能 13．14 高速PCB設(shè)計 13．14．1什么是高速電路 13．14．2高速PCB板的設(shè)計方法 13．15 混合信號PCB設(shè)計 13．16信號完整性分析與設(shè)計 13．16．1確保信號完整生的PCB設(shè)計方法 13．16．2 Protel99SE中的PCB信號完整性分析 |