前面分析組合邏輯電路時，都沒有考慮門電路的延遲時間對電路產(chǎn)生的影響。實際上，從信號輸入到穩(wěn)定輸出需要一定的時間。由于從輸入到輸出的過程中，不同通路上門的級數(shù)不同，或者門電路平均延遲時間的差異，使信號從輸入經(jīng)不同通路傳輸?shù)捷敵黾壍臅r間不同。由于這個原因，可能會使邏輯電路產(chǎn)生錯誤輸出。通常把這種現(xiàn)象稱為競爭冒險。

一、 產(chǎn)生競爭冒險的原因

分析以下電路

與門G2的輸入是A和  兩個互補信號，通常理解  。但是由于G1門的延遲，  的下降沿要滯后于A的上升沿，因此在很短的時間間隔內(nèi)，G2的兩個輸入端都會出現(xiàn)高電平，致使它的輸出出現(xiàn)一個高電平窄脈沖（俗稱“毛刺”），這是按邏輯設(shè)計要求本不改出現(xiàn)的干擾脈沖，如上圖（b）所示。與門G2的兩個輸入信號分別由G1和A端兩個路徑在不同時刻到達的現(xiàn)象，通常稱為競爭，由此而產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為冒險。

總結(jié)：當(dāng)電路中存在由反相器產(chǎn)生的互補信號，且在互補信號的狀態(tài)發(fā)生變化時可能出現(xiàn)冒險現(xiàn)象。

二、 消去競爭冒險的方法

針對上述原因，可以采取以下措施去除競爭冒險現(xiàn)象：

1.     發(fā)現(xiàn)并消掉互補變量

例如函數(shù)式  ，在  時  。若直接根據(jù)這個邏輯表達

式組成電路，則可能出現(xiàn)競爭冒險。可以將原式變換為  ，此時已經(jīng)消掉互補變量，組成邏輯電路不會出現(xiàn)競爭冒險。

2.     增加乘積項

基本思想就是利用邏輯代數(shù)中常用恒等式  。例如原圖：

 　　　增加冗余項后：

上述兩種方法均屬修改邏輯設(shè)計以消除競爭冒險的方法。

3.     輸出端并聯(lián)電容器

如果邏輯電路在較慢速度下工作，為了消去競爭冒險，可以在輸出端并聯(lián)一個電容器，

其容量在4～20pF之間。如圖所示：

（a）電路            （b）輸出波形