前面各章已經(jīng)介紹了邏輯電路的一般表示方法，但那里的方法并不適合于描述可編程邏輯器件PLD內(nèi)部結(jié)構(gòu)和功能。為此，本章將介紹一種新的邏輯表示法——PLD表示方法。這種表示方法在芯片內(nèi)部配置和邏輯圖之間建立了一一對應(yīng)的關(guān)系，并將邏輯圖和真值表結(jié)合起來，構(gòu)成了一種緊湊而易于識讀的表達形式。本節(jié)介紹幾種比較簡單的PLD。

1.連接方式

    PLD電路由與門和或門陣列兩種基本門陣列組成。圖5.17(a)是一個基本的PLD結(jié)構(gòu)圖。

                  　　　　　　　　　　　　　　(a)基本的PLD結(jié)構(gòu)圖                        (b) PLD連接方式

圖5.17 PLD表示法

從圖中可以看出，門陣列交叉點上連接方式共有三種情況，其圖形符號如圖5.17(b)：

    （1）硬線連接：固定連接，不可以編程改變。

    （2）可編程“接通”單元：依靠用戶編程來實現(xiàn)“接通”連接。

     (3) 可編程“斷開”單元：編程實現(xiàn)斷開狀態(tài)。這種單元又稱為被編程擦除單元。

2.基本門電路的PLD表示法

PLD的輸入緩沖器（或反饋緩沖器）采用互補輸出結(jié)構(gòu)，其圖形符號如圖5.17b所示，其真值表列于表5.2。

　　　　　　　　　　　　表5.2 PLD輸入緩沖器真值表

一個4輸入端與門的表示法如圖5.18a所示。圖中L1=ABCD，通常把A、B C、D稱為輸入項，L1稱為乘積項（或簡稱積項）。4輸入端或門如5.18b所示，其中L2=A+B+C+D。

       (a)與門符號                 (b)或門符號

圖5.1８ PLD表示法的圖形符號

在圖5.19中，邏輯電路的輸出變量  和  為：

輸入項  被編程接通，與門的所有輸入項均不接通，保持“懸浮”的1狀態(tài)，輸入項  硬線連接。

圖5.19 PLD表示的與門陣列          (a)與門默認狀態(tài)符號     (b)圖a的等效符號

圖5.20 與門的默認狀態(tài)

圖5.19中與門G1對應(yīng)的所有輸入項被編程連通，輸出項恒等于0，這種狀態(tài)為與門編程的默認狀態(tài)，如圖5.20a所示?？梢栽谂c門G1中劃一個“´” 取代各輸入項對應(yīng)的“´”，其圖形符號如圖5.20b所示。

3.PROM的PLD表示法

    PROM實質(zhì)上是可編程邏輯器件，它包含一個固定連接的與門陣列（該與門陣列就是全譯碼的地址譯碼器）和一個可編程的或門陣列。相應(yīng)地，4位輸入地址碼的PROM可用圖5.21中PROM的輸入項推廣到m個，則實現(xiàn)地址譯碼器的與門數(shù)為2m個，輸入項數(shù)提高，與門陣列增大。而與門陣列增大，則開關(guān)時間變長，速度減慢。因此，一般只有小規(guī)模的PROM才作為可編程邏輯器件使用，密度高達2百萬位/片的大規(guī)模PROM，一般只作為存儲器用。

圖5.21 PROM電路的PLD表示法