上一節(jié)所討論的組合電路一般分析方法通常稱為“四步法”，不僅在分析由小規(guī)模集成器件（SSI）構(gòu)成的組合電路時(shí)適用，在分析由中規(guī)模集成器件（MSI）構(gòu)成的組合電路時(shí)也適用，不論組合電路的結(jié)構(gòu)簡(jiǎn)單或復(fù)雜，均可按這四個(gè)步驟分析確定電路的邏輯功能。下面結(jié)合常用組合電路的分析，進(jìn)一步掌握這一分析方法。對(duì)于這些常用的組合電路均有中規(guī)模集成產(chǎn)品，因此掌握這些電路的工作原理、邏輯功能以及在應(yīng)用中應(yīng)該注意的問題才是關(guān)鍵所在。
4.3.1 加法器
一．半加器與全加器
1．半加與全加的概念
半加：僅考慮兩個(gè)一位二進(jìn)制數(shù)相加，稱為半加。如果用
和
表示兩個(gè)一位的二進(jìn)制數(shù)，用
表示它們相加后的和數(shù)，用
表示它們相加后可能的進(jìn)位，真值表如表4.3.1所示。
全加：在兩個(gè)N位的二進(jìn)數(shù)
和
相加的過程中，根據(jù)多位數(shù)加法規(guī)則，第i位數(shù)相加時(shí)，必定為
，其中
是第i-1位向前的進(jìn)位，這種在考慮兩個(gè)一位二進(jìn)數(shù)相加時(shí)，同時(shí)考慮來自于低位向前進(jìn)位的一位二進(jìn)制數(shù)加法就稱為全加。真值表如表4.3.2所示。
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表4.3.2 全加器真值表 |
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輸 入 |
輸 出 |
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Ai |
Bi |
Ci-1 |
Si |
Ci |
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0 |
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0 |
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1 |
0 |
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1 |
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0 |
1 |
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0 |
1 |
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0 |
0 |
1 |
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1 |
0 |
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0 |
1 |
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1 |
1 |
0 |
0 |
1 |
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1 |
1 |
1 |
1 |
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2．電路圖與邏輯符號(hào)
實(shí)現(xiàn)半加功能的電路如圖4.3.1所示。
由圖4.3.1（a）可寫出半加器輸出端的邏輯表達(dá)式：
(4.3.1）
(4.3.2)
根據(jù)邏輯表達(dá)式（4.3.1）和（4.3.2）列出真值表如表4.3.1所示。
實(shí)現(xiàn)全加功能的電路如圖4.3.2所示。根據(jù)電路中各門電路的邏輯功能，可寫出輸出端的邏輯表達(dá)式：
， 
， 
（4.3.3）
（4.3.4）
容易驗(yàn)證（4.3.3）式和（4.3.4）式的真值表如表4.3.2一致。
二．多位數(shù)加法電路
1．四位串行進(jìn)位加法器
在一位二進(jìn)數(shù)全加器的基礎(chǔ)上，可以構(gòu)成多位數(shù)加法電路，圖4.3.3所示為四位二進(jìn)制數(shù)的加法電路。由于每一位相加的結(jié)果，必須等到低位的進(jìn)位產(chǎn)生以后才能建立，因此這種加法電路也叫做串行進(jìn)位加法器。串行進(jìn)位加法器的最大缺點(diǎn)是運(yùn)算速度慢。
2．四位超前進(jìn)位加法器
為了提高多位加法器的運(yùn)算速度，必須設(shè)法減小或消除由于進(jìn)位信號(hào)串行傳送所消耗的時(shí)間。圖4.3.4所示為74LS283四位超前進(jìn)位加法器。所謂“超前進(jìn)位”，是指進(jìn)位信號(hào)由加數(shù)和被加數(shù)直接產(chǎn)生，每位相加的結(jié)果不需要等待低位的向前進(jìn)位，從而消除了傳送低位進(jìn)位信息所需的時(shí)間，大大提高了多位數(shù)相加時(shí)的運(yùn)算速度。圖4.3.5所示為四位加法器的邏輯電路圖。
4.3.2 編碼器
一、普通編碼器
能將指定信息變換為特定的二進(jìn)制代碼的電路稱為編碼器。圖4.3.6為8線/3線編碼器的示意圖，輸入的
8個(gè)端是低電平為有效信號(hào)，當(dāng)某一端有輸入有效信時(shí)，則輸出一組三位的二進(jìn)制代碼Y2Y1Y0，8線/3線編碼器的編碼真值表見表4.3.3。顯然，編碼的信息愈多，輸出的二進(jìn)制數(shù)的位數(shù)愈多。當(dāng)輸入端指定的信息數(shù)量為2n 時(shí)，則輸出n位二進(jìn)制代碼。
能完成表4.3.3邏輯功能的電路如圖3.3.7所示，從圖中可以看出，輸入的8個(gè)端 中，每次只允許有一個(gè)輸入端輸入編碼信號(hào)，如：要對(duì)
進(jìn)行編碼，則只允許輸入為零，其他輸入端均為無效電平1，輸出的將是的二進(jìn)制代碼。否則，輸出的二進(jìn)制代碼將產(chǎn)生混亂。
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表4.3.3 8線/3線編碼器真值表 |
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輸 入 |
輸 出 |
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1 |
1 |
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0 |
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0 |
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1 |
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1 |
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1 |
1 |
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1 |
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1 |
1 |
1 |
0 |
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1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
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二、優(yōu)先編碼器
在優(yōu)先編碼器中允許同時(shí)輸入兩個(gè)以上的編碼信號(hào)，但電路只對(duì)其中優(yōu)先級(jí)別最高的進(jìn)行編碼，不理睬級(jí)別低的信號(hào)，或者說級(jí)別低的信號(hào)不起作用，這樣的編碼器電路稱為優(yōu)先編碼器。在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥優(yōu)先級(jí)別低的信號(hào)，其優(yōu)先級(jí)別的高低完全由設(shè)計(jì)人員根據(jù)實(shí)際情況的輕重緩急決定。表4.3.4示出了8線/3線優(yōu)先編碼器74LS148的真值表，相應(yīng)的邏輯圖如圖4.3.8所示。
