常用的同步時序邏輯電路有寄存器和計數(shù)器等，下面分別介紹其電路結構及工作原理。

6.3.1寄存器

   寄存器按照其電路結構可分為并行數(shù)據(jù)寄存器和移位串行數(shù)據(jù)寄存器。

1.并行數(shù)據(jù)寄存器

    并行數(shù)據(jù)寄存器一般用D觸發(fā)器組成，圖6.3.1為四位并行數(shù)據(jù)寄存器電路結構。用4個D觸發(fā)器實現(xiàn)了4位二進制數(shù)據(jù)的存儲。D觸發(fā)器的時鐘端連接在一起，4位數(shù)據(jù)輸入端為D₁～D₄，4位數(shù)據(jù)輸出端位Q₁～Q₄。

 
 

該電路的狀態(tài)轉移方程為：

，，，            （6.3.1）

將需要存儲的數(shù)據(jù)加在輸入端，當時鐘信號的上升沿到來時，可將輸入端的數(shù)據(jù)送到輸出端并保存下來，直到下一個時鐘信號的上升沿到來時才會根據(jù)此時的輸入數(shù)據(jù)而改變。

    從圖6.3.1可以看出，要存儲一個4位二進制數(shù)，只需要一個時鐘信號就可以，所加入的數(shù)據(jù)和輸出的數(shù)據(jù)都是并行的。所以就稱為并行數(shù)據(jù)寄存器。

2.移位數(shù)據(jù)寄存器

    移位數(shù)據(jù)寄存器分為左移寄存器和右移寄存器，其輸入端只有一個，存儲數(shù)據(jù)是在多次時鐘脈沖的作用下而完成的。4位左移移位數(shù)據(jù)寄存器的電路結構如圖6.3.2所示。

該電路的狀態(tài)轉移方程為：

，，，            （6.3.2）

在圖6.3.2所示電路中，假設初態(tài)Q₁～Q₄全為0，現(xiàn)將一個4位二進制數(shù)1010存儲下來，工作時先將最高位數(shù)據(jù)1加在D數(shù)據(jù)輸入端上，加入第一個時鐘脈沖后，只有Q₁ = 1。然后加數(shù)據(jù)0在D上，加入第二個時鐘脈沖，則得到Q₂ = 1、Q₁ = 0，如

此加入4個時鐘脈沖后可將輸入端數(shù)據(jù)1010存儲到輸出端Q₁～Q₄。可以用表6.3.1來表示其移位過程。數(shù)據(jù)存儲下來后，若要將數(shù)據(jù)輸出移出寄存器，需再次輸入4個時鐘脈沖即可，移位串行輸出端為Q₄。

表6.3.1  4位左移移位寄存器移位過程表
時鐘次 數(shù)	D	觸 發(fā) 器 輸 出
		Q4	Q3	Q2	Q1
0 1 2 3 4	1 0 1 0	0 0 0 0 1	0 0 0 1 0	0 0 1 0 1	0 1 0 1 0

 

 

 

 

 

 

 
 

用JK觸發(fā)器也可以組成移位數(shù)據(jù)寄存器，其電路結構形式如圖6.3.3所示。其移位數(shù)據(jù)存儲的原理請讀者自己分析，在此不再贅述。

上面分析的移位數(shù)據(jù)寄存器只能實現(xiàn)單方向的移位，在數(shù)據(jù)存儲有時需要雙向移位，圖6.3.4為實現(xiàn)這種功能的雙向移位數(shù)據(jù)寄存器。

電路中不同移位方向的數(shù)據(jù)所加到的輸入端是不同的，右移輸入的數(shù)據(jù)為D_R，左移輸入的數(shù)據(jù)為D_L，移位方向的控制端為M，并行輸出端為Q₄～Q₁，右移位輸出端為Q₁，左移位輸出端為Q₄，該電路的狀態(tài)轉移方程為：
 

                    （6.3.3）

    當M = 1時，式（6.3.3）可以化簡為：

                            （6.3.4）

從式（6.3.4）中可以看出，電路實現(xiàn)的式右移寄存器功能。

當M = 0時，式（6.3.3）可以化簡為：

                             （6.3.5）

從式（6.3.5）中可以看出，電路實現(xiàn)的式左移寄存器功能。

常用的集成移位寄存器有18位移位寄存器CC4006，8位移位寄存器CC4014、CC4021、CC4094，4位雙向移位可預置數(shù)移位寄存器74LS194、CC40194。圖6.3.5是CC40194邏輯簡圖。圖6.3.6為4位可預置數(shù)雙向移位寄存器CC40194內(nèi)部邏輯結構圖。

 

為復位端，低電平有效；DP₀～DP₃為置數(shù)數(shù)據(jù)輸入端，將所要置入的數(shù)據(jù)加入，在時鐘脈沖的上升沿到來時完成置數(shù)；D_SR為右移數(shù)據(jù)的輸入端，需要右移移位存儲數(shù)據(jù)時采用此端輸入數(shù)據(jù)；D_SL為左移數(shù)據(jù)的輸入端，需要左移移位存儲數(shù)據(jù)時采用此端輸入數(shù)據(jù)；M₁和M₀為工作模式的控制端；Q₀～Q₃為輸出端。CC40194的功能如表6.3.2所示。

表6.3.2  CC40194功能表
CP	模式選擇			輸    出	功  能
	M1	M0		Q0        Q1        Q2        Q3
× × ↑ ↑ ↑	× 0 0 1 1	× 0 1 0 1	0 1 1 1 1	0      0      0      0 Q0     Q1     Q2     Q3   DSR    Q0         Q1    Q2 Q1        Q2        Q3      DSL   DP0       DP1      DP2   DP3	復  位 保  持 右  移 左  移 置  數(shù)

 

 

 

 

 

 

 

 

3.移位寄存器應用
 

移位寄存器主要用于數(shù)據(jù)的串并、并串變換。在圖6.3.2、6.3.3、6.3.4的移位寄存器中，加入數(shù)據(jù)到輸入端，在4個移位脈沖作用下，將輸入的數(shù)據(jù)存儲到了輸出端，完成了輸入串行數(shù)據(jù)到并行數(shù)據(jù)的變換。用圖6.3.7可以實現(xiàn)4位并行輸入數(shù)據(jù)變換為串行數(shù)據(jù)的邏輯功能。

    電路由4個D觸發(fā)器組成。其設計原理是在移位寄存器的基礎上附加了與-非門，完成移位和并行置數(shù)功能。R為復位端，CP為移位脈沖端，M為并行輸入數(shù)據(jù)的選通端，Q₄為串行數(shù)據(jù)輸出端，D₁～D₄為并行數(shù)據(jù)的輸入端。根據(jù)D觸發(fā)器的特性，可以寫出該電路的狀態(tài)轉移方程為

                          (6.3.6)

    電路工作時，首先R= 1、M= 0，使四個D觸發(fā)器復位，即D觸發(fā)器得輸出端Q₁＝Q₂＝Q₃＝Q₄＝0，然后R= 0，將需要存儲的數(shù)據(jù)加在D₁～D₄數(shù)據(jù)輸入端，令M= 1，在第1個時鐘脈沖的作用下，得到D觸發(fā)器輸出端的新狀態(tài)為Q₁＝D₁、Q₂＝D₂、Q₃＝D₃、Q₄＝D₄，在此完成并行數(shù)據(jù)寄存功能，此時輸出端Q₄已經(jīng)獲得了輸出數(shù)據(jù)。然后M= 0，加入第2個時鐘脈沖后，得到D觸發(fā)器輸出端新狀態(tài)為Q₁＝0、Q₂＝Q₁、Q₃＝Q₂、Q₄＝Q₃，在以后的時鐘脈沖作用下，完成右移移位功能，Q₁不斷移入的是數(shù)據(jù)0，輸出端Q₂、Q₃、Q₄移入的是前一個觸發(fā)器的輸出數(shù)據(jù)。在第4個時鐘脈沖的作用下，完成4個數(shù)據(jù)的移位輸出。

從分析的結果來看，并－串變換的輸出端是Q₄，由于并行置數(shù)時Q₄已經(jīng)獲得了輸出，所以只需要在時鐘脈沖加到第4個時，Q₄便獲得了全部4位數(shù)據(jù)的串行輸出。表6.3.3是該電路的并串變換工作過程，其中D₁＝1、D₂＝1、D₃＝0、D₄＝1。

 

表6.3.3  4位并－串變換邏輯電路工作過程
序號	CP	R	M	Q1       Q2       Q3       Q4	功    能
0 1 2 3 4	× ↑ ↑ ↑ ↑	1 0 0 0 0	× 1 0 0 0	0      0      0      0    1      1      0      1    0      1      1      0    0      0      1      1    0      0      0      1	復    位 置    數(shù) 移位輸出   移位輸出   移位輸出

 

 

 

 

 

 

 

 

6.3.2計數(shù)器

    計數(shù)器是數(shù)字電路中用途最廣的時序電路之一?？梢杂没居|發(fā)器組成較簡單的計數(shù)器，也可以用集成中規(guī)模器件組成功能較完善的計數(shù)器。計數(shù)器可以用在脈沖計數(shù)、脈沖分頻、延時定時、序列脈沖產(chǎn)生等很多電路中。

    按照時鐘信號的作用方式的不同，可以分為同步計數(shù)器和異步計數(shù)器，同步計數(shù)器屬于同步時序邏輯電路，異步計數(shù)器屬于異步時序邏輯電路。根據(jù)計數(shù)數(shù)值的增減不同，可分為加法計數(shù)器（其計數(shù)結果是遞增的）、減法計數(shù)器（其計算結果是遞減的）和可逆計數(shù)器（可加可減）。根據(jù)計數(shù)的數(shù)制不同，可分為二進制、十進制和其他進制計數(shù)器。有的計數(shù)器還具有可預置數(shù)功能、雙時鐘計數(shù)功能、七段譯碼驅動等功能。下面將分別分析介紹各種計數(shù)器邏輯電路。

1. 二進制加法計數(shù)器

圖6.3.8為4位同步二進制加法計數(shù)器邏輯電路。電路由4個JK觸發(fā)器組成，其J、K輸入端連在一起，構成了T觸發(fā)器，CP為計數(shù)脈沖的輸入端，Q₁～Q₄為計數(shù)狀態(tài)的輸出，CO為進位輸出端。

 
 

    根據(jù)電路可以寫出JK觸發(fā)器的驅動方程為

                      (6.3.7)

代入JK觸發(fā)器的狀態(tài)方程可得電路的狀態(tài)轉移方程為

           (6.3.8)

輸出端的表達式為

                        (6.3.9)

    有了狀態(tài)轉移方程，可以作出狀態(tài)轉換表，如表6.3.4所示。表中假設初始狀態(tài)時觸發(fā)器的輸出全為0，表示出了在計數(shù)脈沖作用下，邏輯電路的初態(tài)和次態(tài)之間的轉換關系，以及進位輸出端的值。從表6.3.4可以看出，觸發(fā)器的輸出端Q₁～Q₄的邏輯值按照二進制編碼方式循環(huán)，共有16狀態(tài)，屬于加法計數(shù)器，進位輸出端CO在Q₄Q₃Q₂Q₁＝1111時才為1，其余均為0。

       也可以作出狀態(tài)轉換圖，如圖6.3.9所示。由于電路中除了時鐘信號外，沒有其他的輸入量，所以在寫狀態(tài)轉換的條件時，只寫出斜線下方的輸出邏輯值，此時的CO值對應為狀態(tài)轉換前觸發(fā)器Q₁～Q₄的輸出值。

       4個JK觸發(fā)器的4個輸出端的邏輯組合情況共有16種組合，在表6.3.4和圖6.3.9的狀態(tài)轉換圖中已經(jīng)包含了全部的狀態(tài)組合，不存在偏離狀態(tài)，所以該電路是可以自啟動的。

表6.3.4  4位同步二進制加法計數(shù)器狀態(tài)轉換表
序號	CP			CO
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16	↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓	0     0     0     0 0     0     0     1 0     0     1     0 0     0     1     1 0     1     0     0 0     1     0     1 0     1     1     0 0     1     1     1 1     0     0     0 1     0     0     1 1     0     1     0 1     0     1     1 1     1     0     0 1     1     0     1 1     1     1     0 1     1     1     1	0     0      0     1 0     0      1     0 0     0      1     1 0     1      0     0 0     1      0     1 0     1      1     0 0     1      1     1 1     0      0     0 1     0      0     1 1     0      1     0 1     0      1     1 1     1      0     0 1     1      0     1 1     1      1     0 1     1      1     1 0     0      0     0	0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 
 

    圖6.3.10為4位二進制加法計數(shù)器電壓波形圖，從圖中可以很直觀的看出時鐘脈沖作用下各個觸發(fā)器輸出端和進位端的對應電壓波形變換關系。每個時鐘脈沖下降沿到來時Q₁就翻轉為相反狀態(tài)，每2個時鐘脈沖下降沿到來時Q₂就翻轉為相反狀態(tài)，每4個時鐘脈沖下降沿到來時Q₃就翻轉為相反狀態(tài)，每8個時鐘脈沖下降沿到來時Q₄就翻轉為相反狀態(tài)。所以輸出端Q₁為計數(shù)脈沖的2分頻，輸出端Q₂為計數(shù)脈沖的4分頻，輸出端Q₃為計數(shù)脈沖的8分頻，輸出端Q₄為計數(shù)脈沖的16分頻，進位輸出端也是16分頻。因此計數(shù)器具有對輸入計數(shù)脈沖的分頻作用。假設輸入的時鐘信號頻率為16KHz，則Q₁頻率為8KHz，Q₂頻率為4KHz，Q₃頻率為2KHz，Q₄頻率為1KHz。

在圖6.3.8中，所有的JK觸發(fā)器都接成了T觸發(fā)器的方式，第n個T輸入端接入的是前面n-1個觸發(fā)器輸出端相與運算的結果，利用這種計數(shù)器方式實現(xiàn)分頻的方法，可以知道，若要實現(xiàn)1/的分頻，則需要n個觸發(fā)器。

2.二進制減法計數(shù)器

    4位二進制減法計數(shù)器電路如圖6.3.11所示，電路由4個JK觸發(fā)器組成，觸發(fā)器輸出端Q₁～Q₄，輸出端為BO。與6.3.8相比，可見電路中只是將前級的輸出相與送到后級J、K輸入端，輸出端BO是將各級的相與而得。

寫出驅動方程為
 

                                        （6.3.10）

寫出狀態(tài)轉移方程為

         （6.3.11）

寫出輸出端的方程為

                       (6.3.12)

 

表6.3.5  4位同步二進制減法計數(shù)器狀態(tài)轉換表
序號	CP			BO
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16	↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓	0     0     0     0 1     1     1     1 1     1     1     0 1     1     0     1 1     1     0     0 1     0     1     1 1     0     1     0 1     0     0     1 1     0     0     0 0     1     1     1 0     1     1     0 0     1     0     1 0     1     0     0 0     0     1     1 0     0     1     0 0     0     0     1	1     1      1     1 1     1      1     0 1     1      0     1 1     1      0     0 1     0      1     1 1     0      1     0 1     0      0     1 1     0      0     0 0     1      1     1 0     1      1     0 0     1      0     1 0     1      0     0 0     0      1     1 0     0      1     0 0     0      0     1 0     0      0     0	1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

   

 

 

 

其狀態(tài)轉換表如表6.3.5所示。從狀態(tài)轉移表可以看出，輸出端Q₄～Q₁的狀態(tài)循環(huán)是遞減的，電路實現(xiàn)的是二進制減法計數(shù)器功能。

3. 集成二進制計數(shù)器

    前面介紹的都是由基本觸發(fā)器組成的計數(shù)器，屬于小規(guī)模集成器件的應用。計數(shù)器功能也有限，實際使用中往往需要其功能較強，集成計數(shù)器就是具有比較完善功能的中規(guī)模器件。下面介紹常用的集成二進制同步計數(shù)器。

圖6.3.12為4位可預置數(shù)加法計數(shù)器54/74LS161的內(nèi)部邏輯電路。54/74LS161是16腳封裝的雙列直插式中規(guī)模集成電路，16腳為正電源端，8腳為接地端。為異步復位端（低電平有效）；為預置數(shù)控制端（低電平有效），置數(shù)是在時鐘信號作用下同步完成的，～為預置數(shù)輸入端，～為計數(shù)輸出端，當、時，在時鐘信號的上升沿作用下，預置數(shù)～被對應送到輸出端～保存下來；CO為進位輸出端；CT_P、CT_T為計數(shù)器功能控制端。各個端的作用可以用表6.3.6來表示。表中假設預置端D₃～D₀加入的數(shù)為d₃～d₀。

 

表6.3.6  CT54161/CT74161邏輯功能表
CTP    CTT	CP	D3   D2   D1   D0	Q3    Q2    Q1   Q0
0       ×      ×       ×   1       0      ×       × 1       1      1       1 1       1      ×       0 1       1      0       ×	× ↑ ↑ × ×	×    ×    ×    × d3      d2     d1     d0 ×    ×    ×    × ×    ×    ×    × ×    ×    ×    ×	0     0     0     0 d3       d2       d1      d0 加計數(shù) 保持，CO = 0 保   持

 

 

 

 

 

 

 
 

    從表中可以看出，CT_P、CT_T的低電平都可以使輸出端的值保持不變，只是CT_T
 

的作用還可以讓進位輸出端CO復位。54/74LS161的計數(shù)循環(huán)是從0000～1111，按照二進制方式計數(shù)，其狀態(tài)轉移表與表6.3.4相同，狀態(tài)轉換圖與圖6.3.9相同。54/74LS161的邏輯符號如圖6.3.13（a）所示，一般可以用其框圖來簡化表示之，如圖6.3.13（b）所示。

常用的集成二進制計數(shù)器還有：同步復位二進制計數(shù)器CC40161、CC40163，帶同步復位可預置數(shù)的二進制加法計數(shù)器54/74LS163、CC40163，可逆計數(shù)器有54/74LS169、54/74LS191，雙時鐘4位同步可逆計數(shù)器54/74LS193等。

4.十進制加法計數(shù)器

    4位二進制計數(shù)器有16個狀態(tài)循環(huán)，所以也成為16進制計數(shù)器。同樣的道理，十進制計數(shù)器應該有10個狀態(tài)循環(huán)，譯碼輸出之后可以對應10十進制數(shù)的基數(shù)。其邏輯電路如圖6.3.14所示。

電路由4個JK觸發(fā)器組成，CP為計數(shù)脈沖的輸入端，Q₁～Q₄為計數(shù)狀態(tài)的輸出，CO為進位輸出端。根據(jù)電路可以寫出JK觸發(fā)器的驅動方程為
 

                  (6.3.13)

代入JK觸發(fā)器的狀態(tài)方程可得電路的狀態(tài)轉移方程為

                (6.3.14)

輸出端的表達式為

                          (6.3.15)

 

表6.3.7  4位同步十進制加法計數(shù)器狀態(tài)轉換表
	序號	CP			CO
有效狀態(tài)	1 2 3 4 5 6 7 8 9 10	↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓	0     0     0     0 0     0     0     1 0     0     1     0 0     0     1     1 0     1     0     0 0     1     0     1 0     1     1     0 0     1     1     1 1     0     0     0 1     0     0     1	0     0     0    1 0     0     1    0 0     0     1    1 0     1     0    0 0     1     0    1 0     1     1    0 0     1     1    1 1     0     0    0 1     0     0    1 0     0     0    0	0 0 0 0 0 0 0 0 0 1
偏離狀態(tài)	1 2 1 2 1 2	↓ ↓ ↓ ↓ ↓ ↓	1     0     1     0 1     0     1     1 1     1     0     0 1     1     0     1 1     1     1     0 1     1     1     1	1     0     1    1 0     1     0    0 1     1     0    1 0     1     0    0 1     1     1    1 0     0     0    0	0 1 0 1 0 1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

根據(jù)狀態(tài)轉移方程（6.3.14）式，將初始狀態(tài)0000代入，可以得知新的狀態(tài)為0001，將0001作為初始值再代入（6.3.14）式，又可以得到一新的狀態(tài)值，如此反復將各個狀態(tài)代入狀態(tài)轉移方程，可以得到一系列的狀態(tài)值，即為表6.3.7所示的狀態(tài)轉移表。
 

    從表中可以看出在初始狀態(tài)0000時，依次加入時鐘脈沖，輸出端的狀態(tài)在0000～1001之間循環(huán)，共有10個有效循環(huán)，所以是十進制加法計數(shù)器。表中指明了有效循環(huán)狀態(tài)和偏離狀態(tài)之間的轉換情況。在出現(xiàn)偏離狀態(tài)時，最多只需2個時鐘脈沖即可進入到有效循環(huán)中去，可以自啟動。該電路的狀態(tài)轉換圖如圖6.3.15所示。

從作出的狀態(tài)狀態(tài)表（圖），可以作出電壓波形圖，如圖6.3.16所示。從圖6.3.16的時序電壓波形圖來看，輸出端CO是每10個時鐘信號出現(xiàn)一次高電平，實現(xiàn)的是10分頻，也就是計數(shù)器的進位信號。

如果用圖6.3.17的框圖符號來表示圖6.3.14十進制計數(shù)器電路，則圖6.3.17為進位信號的級聯(lián)使用，構成百位計數(shù)器電路。因為計數(shù)輸出端Q₄～Q₁的值正好對應8421BCD碼，所以用計數(shù)器（1）表示個位，計數(shù)器（2）表示十位，整個計數(shù)器就構成了百位計數(shù)器。如果分別在計數(shù)器（1）和計數(shù)器（2）的輸出端接譯碼顯示電路，則可以看到，隨著計數(shù)脈沖的輸入，數(shù)碼管的顯示從00～99循環(huán)顯示。

 

5.十進制減法計數(shù)器
 

    十進制減法計數(shù)器的邏輯電路如圖6.3.18所示。電路由4個JK觸發(fā)器組成，計數(shù)輸出端為Q₄～Q₁，狀態(tài)循環(huán)從0000→1001→1000→…→0001→0000，按照BCD碼遞減的方式計數(shù)。其工作原理請讀者自己分析。

6.集成十進制計數(shù)器

集成十進制計數(shù)器有54/74LS160、CC40160，其邏輯功能與二進制計數(shù)器54/74LS161相比，引腳均一樣，也是4位可預置加法計數(shù)器，只是在輸出端Q₄～Q₁的邏輯狀態(tài)的循環(huán)有差別，54/74LS160的計數(shù)循環(huán)是從0000→1001循環(huán)，沒有二進制計數(shù)器的狀態(tài)循環(huán)中1010→1111的六個狀態(tài)，所以其功能表與表6.3.6相同。CC40160為4位十進制同步加法計數(shù)器與54/74LS160功能相同。帶同步復位可預置的十進制加法計數(shù)器有54/74LS162。

用途廣泛的十進制加法計數(shù)器還有：十進制計數(shù)器/分頻器CC4017。它具有計數(shù)、譯碼雙重功能。其內(nèi)部邏輯電路結構如圖6.3.19所示。電路中共有Q₀～Q₉ 10個輸出端；CR為異步復位端，高電平有效，在計數(shù)時應該使之為低電平；CP計數(shù)脈沖輸入端，上升沿計數(shù)；INH為時鐘禁止端，高電平有效，當INH = 1時，計數(shù)器禁止計數(shù)，輸出端Q₀～Q₉保持不變，同時該端具有下降沿計數(shù)的功能，CP = 1時，計數(shù)脈沖加在INH端時，下降沿計數(shù)；CO為進位輸出端。

 

在正常計數(shù)情況下，令CR = 0、INH = 0，計數(shù)脈沖加在CP時，輸出端依次單獨出現(xiàn)高電平。CC4017邏輯功能表如表6.3.8所示。

表6.3.8  CC4017邏輯功能表
CR     INH     CP	輸出端：Q0～Q9	CO
1       ×      × 0             0        ↑ 0        ↓       1   0         1        × 0         ×        0	Q0 = 1，Q1～Q9 = 0 依次單獨輸出高電平 依次單獨輸出高電平 保  持 保  持	1 n＜5,CO＝1 n≥5,CO＝0

 

圖6.3.20為CC4017時序電壓波形圖，可以看出輸出端在時鐘脈沖作用下，每次只會出現(xiàn)一個高電平，進位輸出端在第5個脈沖之前（即Q₅為高電平前），CO= 1，在第5個脈沖上升沿到來時（Q₅為高電平時刻），進位輸出端翻轉為低電平，CO= 0。

 

圖6.3.21為CC4017的一個簡單應用電路。該電路實現(xiàn)的是序列脈沖信號10110、10110、… 的產(chǎn)生。電路中輸出端Y將CC4017的Q₁、Q₃或-非運算，CC4017的Q₅與復位端CR相連，在時鐘信號作用下，一旦Q₅出現(xiàn)高電平，則CC4017獲得復位，Q₀輸出為高電平，Q₅的高電平時間只是很短的尖峰，所以CC4017是工作在五進制計數(shù)循環(huán)狀態(tài)。

圖6.3.21中畫出了時鐘信號作用下，Q₀～Q₄以及Y的電壓波形。從圖中可以看出輸出端Y的序列為10110、10110、…。

集成減法計數(shù)器還有可預置十進制加減計數(shù)器CC4510、4位十進制可預置減法計數(shù)器CC4522等。

雙時鐘4位可預置數(shù)同步十進制加減計數(shù)器CC40192(74LS192)的邏輯框圖如圖6.3.22所示。Q₄～Q₁ 為計數(shù)結果的輸出端；D₄～D₁為預置數(shù)輸入端；R為復位端，高電平有效異步復位；為預置數(shù)控制端，低電平異步置數(shù)；CP_U加計數(shù)脈沖輸入端，上升沿計數(shù)，作減法計數(shù)時該端處于高電平；CP_D減計數(shù)脈沖輸入端，上升沿計數(shù)，作加法計數(shù)時該端處于高電平；加計數(shù)進位輸出端，低電平有效，只有在產(chǎn)生進位時才為低電平，平時為高電平；減計數(shù)借位輸出端，低電平有效，只有在產(chǎn)生進位時才為低電平，平時為高電平。CC40192的邏輯功能表如表6.3.9所示。

 

表6.3.9  CC40192功能表
R		CPU	CPD	功   能
1 0 0 0 0 0	× 0 1 1 1 1	× × ↑ × 1 0	× × 1 0 ↑ ×	復   位 異步預置數(shù) 加計數(shù) 保    持 減計數(shù) 保    持

 

 

 

 

常用的十進制計數(shù)有些還兼有七段譯碼顯示驅動功能，這樣的集成器件有CC4026、CC40110、CC4033等，這些集成計數(shù)器具有七段字形的筆段輸出，在時鐘脈沖的作用下，能夠使數(shù)碼管顯示0～9十個數(shù)碼，給計數(shù)顯示電路的設計帶來方便。

    圖6.3.23為十進制計數(shù)、七段譯碼器CD4026的邏輯簡圖。CP為計數(shù)信號的輸入端，上升沿計數(shù)；輸出端a、b、c、d、e、f、g為七段字形碼對應筆段；R為復位端，高電平有效復位；INH為鎖存端，當INH = 1時，停止計數(shù)，輸出端保持不變，INH= 0時正常計數(shù)顯示；Q_CO為進位輸出端，出現(xiàn)進位時為高電平，可作計數(shù)時鐘信號的十分頻輸出，也可以作為下一級計數(shù)電路的級聯(lián)使用；DEI是控制顯示的輸入端，當DEI = 0時，數(shù)碼顯示消隱，當DEI = 1時，正常計數(shù)顯示；DEO是控制顯示的輸出端，它與DEI作用相同；C為數(shù)碼顯示“c”筆段的輸出，不受DEI的控制，0～9的七段字形碼中，只有數(shù)碼字形“2”的“c”筆段不顯示，所以可以利用輸出端C來方便的實現(xiàn)12或60進制數(shù)碼顯示。