前面介紹了一些中規(guī)模時(shí)序邏輯電路，如集成移位寄存器，二進(jìn)制、十進(jìn)制計(jì)數(shù)器等。下面將介紹這些集成器件組成的時(shí)序電路及其設(shè)計(jì)。
6.5.1中規(guī)模同步時(shí)序邏輯電路的分析
1.移位寄存器可以用于輸入脈沖序列的檢測
在數(shù)字系統(tǒng)中有時(shí)需要將輸入數(shù)據(jù)序列中的輸入數(shù)據(jù)進(jìn)行檢測，以滿足設(shè)計(jì)的要求。在圖6.5.1中，就是一個(gè)序列脈沖數(shù)據(jù)檢測器，它能夠檢測輸入端X中是否有數(shù)據(jù)序列1011段出現(xiàn)，如果有此數(shù)據(jù)序列，則輸出端Y為1，否則為0。電路由4個(gè)D觸發(fā)器組成四位右移移位寄存器，輸出端
，輸出端Y只有在4個(gè)D觸發(fā)器輸出
時(shí)，才為1。假設(shè)輸入數(shù)據(jù)先送最高位1，加入時(shí)鐘脈沖，然后送次高位0，又加入時(shí)鐘脈沖，然后分別送后面幾位數(shù)，在4個(gè)脈沖之后，則,Y= 1。表6.5.1是一系列輸入數(shù)據(jù)與輸出的關(guān)系。
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CP |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
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X |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
|
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0001 |
0010 |
0101 |
1011 |
0110 |
1101 |
1011 |
0110 |
1101 |
1010 |
|
Y |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
從表6.5.1中可以看出，輸入序列碼元的檢測具有重復(fù)性，在第4個(gè)輸入數(shù)據(jù)后只要輸入011即可在輸出端得到1，因?yàn)樵诖酥耙呀?jīng)輸入了數(shù)據(jù)1，寄存在觸發(fā)器中。
2.用十六進(jìn)制計(jì)數(shù)器組成任意進(jìn)制數(shù)計(jì)數(shù)器
十六進(jìn)制計(jì)數(shù)器74LS161具有可預(yù)置數(shù)的功能，有進(jìn)位輸出、置數(shù)輸入、復(fù)位和保持功能端，可以利用其置數(shù)和復(fù)位端來獲得十六進(jìn)制數(shù)以下的其他任意一種計(jì)數(shù)器。要獲得十六進(jìn)制數(shù)以上的任意一種計(jì)數(shù)器，需要多片74LS161組成電路。下面分別介紹利用復(fù)位端和置數(shù)端得到任意一種計(jì)數(shù)器的方法。
復(fù)位法 在圖6.5.2電路中，將輸出端
和
與-非運(yùn)算后送復(fù)位端
，復(fù)位端只有在輸入低電平時(shí)才可以使計(jì)數(shù)器復(fù)位，復(fù)位后輸出端
。在正常計(jì)數(shù)時(shí)輸出端按照二進(jìn)制計(jì)數(shù)，當(dāng)和輸出高電平時(shí)，獲得低電平，計(jì)數(shù)器復(fù)位，復(fù)位結(jié)果使得端的低電平迅速消失，可以用表6.5.2來說明圖6.5.2的計(jì)數(shù)過程。
從表6.5.2可以看出，計(jì)數(shù)器的輸出狀態(tài)出現(xiàn)1100時(shí)，計(jì)數(shù)器被復(fù)位為0000，狀態(tài)1100的維持時(shí)間非常短暫，約為門電路的延遲時(shí)間，所以狀態(tài)值1100不能穩(wěn)定維持，在考慮計(jì)數(shù)器總的狀態(tài)時(shí)一般忽略狀態(tài)1100的出現(xiàn)。所以圖6.5.2組成的是的所有計(jì)數(shù)循環(huán)為0000→0001→0010→…→1011→0000共12個(gè)有效狀態(tài)循環(huán)，所以是十二進(jìn)制計(jì)數(shù)器。
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表6.5.2 圖6.5.2計(jì)數(shù)過程 |
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CP |
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CP |
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0 |
0 |
0 |
0 |
0 |
7 |
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
1 |
8 |
1 |
0 |
0 |
0 |
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2 |
0 |
0 |
1 |
0 |
9 |
1 |
0 |
0 |
1 |
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3 |
0 |
0 |
1 |
1 |
10 |
1 |
0 |
1 |
0 |
|
4 |
0 |
1 |
0 |
0 |
11 |
1 |
0 |
1 |
1 |
|
5 |
0 |
1 |
0 |
1 |
12 |
|
1 |
0 |
0 |
|
6 |
0 |
1 |
1 |
0 |
|
0 |
0 |
0 |
0 |
1
在這里我們看出實(shí)際上輸出端有13個(gè)狀態(tài)出現(xiàn)，不過狀態(tài)值1100的時(shí)間很短，采用這種簡單的復(fù)位法獲得任意進(jìn)制計(jì)數(shù)器，如果復(fù)位的結(jié)果使得先被復(fù)位為0，假設(shè)此時(shí)還沒來得及復(fù)位，由于已被復(fù)位為0，的低電平馬上消失，這樣就使得沒有被復(fù)位而復(fù)位電平就消失了，結(jié)果輸出可能為0100，不是表6.5.2的結(jié)果。如果假設(shè)的是先復(fù)位，還沒來得及復(fù)位則復(fù)位電平就消失了，則得到的復(fù)位結(jié)果可能是1000。集成電路內(nèi)部門電路的延遲時(shí)間具有不確定性，所以采用這種方法來組成任意進(jìn)制的計(jì)數(shù)器，可能會(huì)使有些輸出端沒有被復(fù)位，也就達(dá)不到設(shè)計(jì)要求。解決的辦法就是采用RS觸發(fā)器來將復(fù)位信號保存下來，使得計(jì)數(shù)器內(nèi)部得電路獲得可靠得復(fù)位。改進(jìn)得電路結(jié)構(gòu)形式如圖6.5.3所示。
圖6.5.3中RS觸發(fā)器的作用是將復(fù)位信號的低電平保存一個(gè)時(shí)鐘脈沖的高電平時(shí)間，以使得計(jì)數(shù)器的輸出端可以有足夠的時(shí)間來獲得復(fù)位，時(shí)鐘信號引入RS觸發(fā)器中的
端的作用是當(dāng)計(jì)數(shù)器復(fù)位后，用時(shí)鐘脈沖的下降沿清除的低電平，使計(jì)數(shù)器可以繼續(xù)計(jì)數(shù)工作。其工作過程可以用圖6.5.4的時(shí)序電壓波形圖來表示。圖中表示出了時(shí)鐘脈沖作用下輸出端和復(fù)位端的波形，在第11個(gè)時(shí)鐘脈沖到來時(shí)，輸出端，在第12個(gè)脈沖到來時(shí)，輸出端
，此刻
,
,RS觸發(fā)器輸出為
，計(jì)數(shù)器復(fù)位，則，因?yàn)?em>CP =1，所以在第12個(gè)時(shí)鐘脈沖高電平期間為低電平。改進(jìn)的電路可以從RS觸發(fā)器的Q輸出端獲得整個(gè)計(jì)數(shù)器進(jìn)位信號的輸出，此時(shí)74LS161的進(jìn)位輸出端CO一直為高電平，沒有進(jìn)位結(jié)果輸出，不能作為整個(gè)計(jì)數(shù)器的進(jìn)位端。
置數(shù)法 復(fù)位法獲得任意進(jìn)制計(jì)數(shù)器的方法缺點(diǎn)是計(jì)數(shù)器的輸出端出現(xiàn)短暫的電平尖峰，如果將輸出端接入其他邏輯電路中，可能會(huì)使計(jì)數(shù)結(jié)果發(fā)生錯(cuò)誤，改進(jìn)的方法就是利用計(jì)數(shù)器的置數(shù)端組成任意進(jìn)制計(jì)數(shù)器。圖6.5.5是利用74LS161的置數(shù)端
組成的十二進(jìn)制計(jì)數(shù)器。
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表6.5.3 圖6.5.5計(jì)數(shù)過程 |
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CP |
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CP |
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0 |
0 |
0 |
0 |
0 |
7 |
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
1 |
8 |
1 |
0 |
0 |
0 |
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2 |
0 |
0 |
1 |
0 |
9 |
1 |
0 |
0 |
1 |
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3 |
0 |
0 |
1 |
1 |
10 |
1 |
0 |
1 |
0 |
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4 |
0 |
1 |
0 |
0 |
11 |
1 |
0 |
1 |
1 |
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5 |
0 |
1 |
0 |
1 |
12 |
0 |
0 |
0 |
0 |
|
6 |
0 |
1 |
1 |
0 |
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|
|
|
圖6.5.5中電路，只有當(dāng)計(jì)數(shù)器輸出端
時(shí)，與-非門輸出為0，
，此時(shí)計(jì)數(shù)器還不置數(shù)，當(dāng)下一個(gè)時(shí)鐘脈沖的上升沿到來時(shí)，計(jì)數(shù)器置數(shù)，將預(yù)置數(shù)
送入輸出端，計(jì)數(shù)狀態(tài)之間的轉(zhuǎn)換可以用表6.5.3來表示。圖6.6.6為該計(jì)數(shù)器的電壓波形圖。
利用置數(shù)法組成任意進(jìn)制的計(jì)數(shù)器，從計(jì)數(shù)器的輸出數(shù)值來獲得置數(shù)控制端的低電平信號，74LS161的置數(shù)是在時(shí)鐘脈沖的作用下同步完成的，而復(fù)位法是異步復(fù)位的，即不需要時(shí)鐘作用即可復(fù)位。所以在圖6.5.6中，第11個(gè)時(shí)鐘脈沖到來時(shí)，輸出為1011，此時(shí)，做好置數(shù)準(zhǔn)備，在第12個(gè)時(shí)鐘到來時(shí)將計(jì)數(shù)器置數(shù)。在這里置入的數(shù)值為0000，其狀態(tài)轉(zhuǎn)換圖與復(fù)位法的狀態(tài)轉(zhuǎn)換圖相同，不同的是，置數(shù)法中的計(jì)數(shù)器輸出端不會(huì)出現(xiàn)電平毛刺。由于置數(shù)數(shù)值來自置數(shù)數(shù)據(jù)端，所以同樣實(shí)現(xiàn)的是十二進(jìn)制計(jì)數(shù)，改變不同的置入數(shù)，可以得到不同的狀態(tài)轉(zhuǎn)換圖。
在圖6.5.5中，若將置入數(shù)值設(shè)定為
、
,置數(shù)端控制端
，則正常計(jì)數(shù)后的狀態(tài)循環(huán)如圖6.5.7所示。
利用置數(shù)控制端來控制計(jì)數(shù)器什么時(shí)候置數(shù)，并且設(shè)定不同的置數(shù)輸入數(shù)值，實(shí)現(xiàn)同樣進(jìn)制數(shù)的計(jì)數(shù)，可以有不同的狀態(tài)轉(zhuǎn)換圖。送入置數(shù)控制端的值可以從計(jì)數(shù)器的輸出端經(jīng)門電路運(yùn)算而得，也可以從進(jìn)位端CO得到。
例6.5.1 由同步計(jì)數(shù)器74LS161和3線-8線譯碼器74LS138以及門電路組成的電路如圖6.5.8所示，試分析：
（1）74LS161組成的計(jì)數(shù)器的模值，
（2）畫出電路在時(shí)鐘信號作用下輸出端Z1、Z2的電壓波形圖，
（3）電路的邏輯功能。
解：（1）圖6.5.8中電路分為三個(gè)部分，左部分為脈沖計(jì)數(shù)電路，中間部分為譯碼電路，右部分為組合輸出電路。脈沖計(jì)數(shù)電路是由置數(shù)法組成的計(jì)數(shù)器，置數(shù)控制端的低電平取決于74LS161的計(jì)數(shù)輸出端
和
的與-非結(jié)果，置入的數(shù)值為0000，根據(jù)前面的分析結(jié)果可以作出計(jì)數(shù)狀態(tài)轉(zhuǎn)換圖如圖6.5.9所示。從狀態(tài)轉(zhuǎn)換圖可以看出由74LS161組成的是七進(jìn)制計(jì)數(shù)器。即74LS161組成了模值為7的計(jì)數(shù)器。
（2）74LS138的譯碼地址輸入端來自74LS161的輸出端、和
，所以地址輸入端A2A1A0的編碼是二進(jìn)制數(shù)的000至110。譯碼器輸出端是低電平有效譯碼輸出。從以上兩部分電路可以看出，在輸入時(shí)鐘信號的作用下，譯碼器的輸出端依次單獨(dú)輸出低電平，這一點(diǎn)與前面講到的CC4017有相似之處，不過CC4017是高電平有效輸出。
電路輸出端的邏輯表達(dá)式為：
(6.5.1)
根據(jù)以上分析作出輸出端Z1、Z2的真值表，如表6.5.4所示。由于74LS161工作在七進(jìn)制計(jì)數(shù)狀態(tài)，故正常計(jì)數(shù)時(shí)Q3不會(huì)出現(xiàn)高電平，所以表中沒有列出Q3的狀態(tài)。
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表6.5.4 例6.5.1真值表 |
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CP |
Q3 |
Q3 |
Q3 |
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|
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Z1 |
Z2 |
|
0 1 2 3 4 5 6 7 |
0 0 0 0 1 1 1 0 |
0 0 1 1 0 0 1 0 |
0 1 0 1 0 1 0 0 |
0 1 1 1 1 1 1 0 |
1 0 1 1 1 1 1 1 |
1 1 0 1 1 1 1 1 |
1 1 1 0 1 1 1 1 |
1 1 1 1 0 1 1 1 |
1 1 1 1 1 0 1 1 |
1 1 1 1 1 1 0 1 |
1 0 1 0 0 0 1 1 |
0 0 0 1 1 0 1 0 |
根據(jù)式（6.5.1）以及上面的分析可以畫出輸出端Z1和Z2在時(shí)鐘信號作用下的電壓波形圖，如圖6.5.10所示，圖中假設(shè)計(jì)數(shù)器的初始狀態(tài)輸出為0000。
（3）通過分析可知，實(shí)現(xiàn)的邏輯功能是七進(jìn)制計(jì)數(shù)－譯碼電路。
例6.5.2 分析圖6.5.11所示電路的計(jì)數(shù)分頻比
解：電路由兩片74LS161計(jì)數(shù)器組成整個(gè)計(jì)數(shù)系統(tǒng)，計(jì)數(shù)脈沖的輸入端加在74LS161(1)的時(shí)鐘端，74LS161(1)計(jì)數(shù)器的進(jìn)位輸出求非作為時(shí)鐘信號加到74LS161(2)計(jì)數(shù)器中，計(jì)數(shù)結(jié)果的輸出端從74LS161(2)的進(jìn)位輸出。
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表6.5.5 74LS161(1)的狀態(tài)轉(zhuǎn)移表 |
||||
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CP |
Q3 |
Q2 |
Q1 |
Q0 |
|
0 1 2 3 4 |
0 1 1 1 1 |
0 1 1 1 1 |
0 0 0 1 1 |
0 0 1 0 1 |
|
表6.5.6 74LS161(2)的狀態(tài)轉(zhuǎn)移表 |
||||
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CP |
Q3 |
Q2 |
Q1 |
Q0 |
|
0 1 2 3 4 5 6 7 |
0 0 0 0 1 1 1 1 |
0 1 1 1 0 1 1 1 |
0 0 1 1 0 0 1 1 |
0 1 0 1 0 1 0 1 |
74LS161(1)計(jì)數(shù)器是利用置數(shù)端來獲得任意進(jìn)制計(jì)數(shù)器的?？梢约僭O(shè)計(jì)數(shù)器的初始狀態(tài)為0000，此時(shí)
，74LS161(1)計(jì)數(shù)器工作在置數(shù)準(zhǔn)備階段，輸入計(jì)數(shù)脈沖時(shí)，完成置數(shù)操作，將74LS161(1)計(jì)數(shù)器輸出置為1100，然后在計(jì)數(shù)脈沖作用下繼續(xù)計(jì)數(shù)，當(dāng)計(jì)數(shù)到輸出為1111時(shí)，產(chǎn)生進(jìn)位信號，此進(jìn)位信號送入74LS161(2)計(jì)數(shù)器計(jì)數(shù)。所以可作出74LS161(1)計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移表，如表6.5.5所示。圖6.5.12為74LS161(1)的電壓波形圖。
74LS161(2)計(jì)數(shù)器也是利用置數(shù)端來獲得任意進(jìn)制計(jì)數(shù)器，不同的是其時(shí)鐘計(jì)數(shù)端取自74LS161(1)進(jìn)位的非，而且其置數(shù)端與計(jì)數(shù)輸出端Q3有關(guān)，應(yīng)用前面同樣的分析方法，可以列出其74LS161(2)的狀態(tài)轉(zhuǎn)移表，如表6.5.6所示。從表中可以看出74LS161(2)組成的是八進(jìn)制計(jì)數(shù)器。畫出其電壓波形圖為圖6.5.13所示。
結(jié)合圖6.5.12和圖6.5.13，可以看出74LS161(1)是每來5個(gè)計(jì)數(shù)脈沖進(jìn)位輸出一個(gè)高電平，并且這個(gè)高電平求非后送入74LS161(2)作為計(jì)數(shù)脈沖的輸入，總的進(jìn)位結(jié)果輸出在74LS161(2)的CO端，所以整個(gè)電路的進(jìn)位輸出是在輸入40（5×8）個(gè)計(jì)數(shù)脈沖后得到進(jìn)位的，總電路是四十進(jìn)制計(jì)數(shù)器，總進(jìn)位端是對輸入計(jì)數(shù)脈沖的40分頻。
6.5.2中規(guī)模同步時(shí)序邏輯電路的設(shè)計(jì)
例6.5.3 用74LS160設(shè)計(jì)七進(jìn)制計(jì)數(shù)器，分別用復(fù)位法和置數(shù)法實(shí)現(xiàn)電路。
解：74LS160為十進(jìn)制計(jì)數(shù)器，其計(jì)數(shù)、輸入、輸出以及其他功能端與74LS161均相同，不同之處在于74LS160的計(jì)數(shù)輸出狀態(tài)循環(huán)是：0000→0001→0010→0011→0100→0101→0110→0111→1000→1001，比74LS161少了6個(gè)狀態(tài)。所以，由74LS160組成十以下的任意進(jìn)制計(jì)數(shù)器的方法可以仿照前面74LS161的方法來設(shè)計(jì)。
（1）采用異步復(fù)位法
七進(jìn)制計(jì)數(shù)器由七個(gè)狀態(tài)的循環(huán)，可以取這七循環(huán)狀態(tài)為000→001→010→011→100→101→110，為了能夠在計(jì)數(shù)狀態(tài)循環(huán)中能夠跳過0111、1000和1001這三個(gè)計(jì)數(shù)狀態(tài)，選取輸出端的輸出數(shù)值0111作為復(fù)位信號，而計(jì)數(shù)輸出的最高位Q3在七進(jìn)制計(jì)數(shù)狀態(tài)循環(huán)中沒有用到，所以舍棄Q3作為復(fù)位信號，設(shè)計(jì)電路時(shí)可以將計(jì)數(shù)輸出端Q2、Q1和Q0與-非，然后經(jīng)RS觸發(fā)器與
相連即可。設(shè)計(jì)電路為圖6.5.14（a）所示，進(jìn)位信號從RS觸發(fā)器的Q獲得。
（2）采用同步置數(shù)法
從74LS160的計(jì)數(shù)狀態(tài)循環(huán)中，可以看出選擇其中的7個(gè)狀態(tài)循環(huán)即可實(shí)現(xiàn)七進(jìn)制計(jì)數(shù)。計(jì)數(shù)輸出端的最高位Q3只出現(xiàn)了兩次高電平，可以利用Q2的高電平來產(chǎn)生置數(shù)信號，也就是在計(jì)數(shù)狀態(tài)中利用到了狀態(tài)1000，沒有利用狀態(tài)1001，所以再選擇其他6個(gè)狀態(tài)即可，在此選擇0010作為起始狀態(tài)，所以置入的數(shù)值也就為0010。置數(shù)法中實(shí)現(xiàn)七進(jìn)制計(jì)數(shù)用到的狀態(tài)循環(huán)為0010→0011→0100→0101→0110→0111→1000。設(shè)計(jì)電路如圖6.5.14（b）所示，進(jìn)位信號從Q3獲得。
例6.5.4 利用CC40192設(shè)計(jì)一個(gè)60秒倒計(jì)時(shí)電路。
解：CC40192為雙時(shí)鐘可預(yù)置十進(jìn)制減法計(jì)數(shù)器。其功能表見表6.3.9所示，簡圖表示見圖6.3.22所示。CC40192有兩個(gè)時(shí)鐘端，分別用于加計(jì)數(shù)和減計(jì)數(shù)，其預(yù)置數(shù)是異步實(shí)現(xiàn)的，即只要預(yù)置端
出現(xiàn)低電平就完成置數(shù)，與時(shí)鐘端無關(guān)。
設(shè)計(jì)中要求為60秒倒計(jì)時(shí)，所以輸入的計(jì)數(shù)脈沖的周期為1秒即可，秒脈沖的獲得可以用振蕩電路獲得（在第七章介紹）。倒計(jì)時(shí)電路即為減法計(jì)數(shù)電路，根據(jù)題意設(shè)計(jì)一個(gè)60進(jìn)制的減法計(jì)數(shù)器即可，CC40192作減法計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端為CPD，借位輸出端為
。CC40192的最大計(jì)數(shù)輸出為十，所以要用到兩片芯片。一片作為個(gè)位為十進(jìn)制的減法計(jì)數(shù)器，一片為十位六進(jìn)制減法計(jì)數(shù)器。秒脈沖輸入到個(gè)位的減法計(jì)數(shù)器中。十位的計(jì)數(shù)脈沖的輸入端取自個(gè)位計(jì)數(shù)器的借位輸出。
列出十位和個(gè)位的狀態(tài)轉(zhuǎn)移表如表6.5.7所示。
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表6.5.7 六十進(jìn)制計(jì)數(shù)器個(gè)位和十位的狀態(tài)轉(zhuǎn)換表 |
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十位計(jì)數(shù)狀態(tài)循環(huán) |
個(gè)位計(jì)數(shù)狀態(tài)循環(huán) |
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計(jì)數(shù)脈沖 |
Q4 |
Q3 |
Q2 |
Q1 |
計(jì)數(shù)脈沖 |
Q4 |
Q3 |
Q2 |
Q1 |
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0 1 2 3 4 5 |
0 0 0 0 0 0 |
0 1 1 0 0 0 |
0 0 0 1 1 0 |
0 1 0 1 0 1 |
0 1 2 3 4 5 6 7 8 9 |
0 1 1 0 0 0 0 0 0 0 |
0 0 0 1 1 1 1 0 0 0 |
0 0 0 1 1 0 0 1 1 0 |
0 1 0 1 0 1 0 1 0 1 |
由于個(gè)位的減法計(jì)數(shù)為十進(jìn)制，所以只需將用于十位減法計(jì)數(shù)的計(jì)數(shù)器設(shè)計(jì)為六進(jìn)制減法計(jì)數(shù)器，然后兩片計(jì)數(shù)器連接即可。從表6.5.7可以看出十位減法計(jì)數(shù)的狀態(tài)循環(huán)中，減法計(jì)數(shù)是從0101開始的，所以設(shè)計(jì)十位CC40192的置入數(shù)值為0101。CC40192正常的減法計(jì)數(shù)中，計(jì)數(shù)輸出的狀態(tài)0000之后的狀態(tài)為1001，可以利用Q4的高電平來產(chǎn)生異步置數(shù)。所以可作出十位和個(gè)位計(jì)數(shù)器電壓波形圖如圖6.5.15所示。
從圖6.5.15可以看出，借位輸出端的上升沿是在計(jì)數(shù)器減法計(jì)數(shù)輸出由0000→1001時(shí)產(chǎn)生的，所以可以利用個(gè)位計(jì)數(shù)器的借位輸出的上升沿作為十位計(jì)數(shù)的脈沖輸入。當(dāng)個(gè)位計(jì)數(shù)輸出由0000→1001時(shí)，十位同時(shí)進(jìn)行減法計(jì)數(shù)，也由0000→1001，十位計(jì)數(shù)輸出端Q4出現(xiàn)高電平，對之求非即得低電平，此低電平作為置數(shù)控制信號送端，十位計(jì)數(shù)器置數(shù)，輸出為0101。根據(jù)這樣得設(shè)計(jì)方法畫出設(shè)計(jì)電路如圖6.5.16所示。 從圖6.5.16可以看出，若要利用CC40192來設(shè)計(jì)其他進(jìn)制得計(jì)數(shù)器，可以采用類似得方法進(jìn)行。