一種選擇序列的并行折疊計(jì)數(shù)器
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隨著納米工藝的發(fā)展和芯片尺寸的增大，芯片的集成度和設(shè)計(jì)復(fù)雜度越來(lái)越高，芯片測(cè)試的目標(biāo)故障、測(cè)試數(shù)據(jù)量測(cè)試應(yīng)用時(shí)間也顯著增長(zhǎng)。另一方面，昂貴的自動(dòng)測(cè)試設(shè)備（ Automatic Test Equipment，ATE）的通道數(shù)和帶寬極其有限。因此，研究如何在保障芯片測(cè)試故障覆蓋率的前提下，壓縮測(cè)試數(shù)據(jù)，減少測(cè)試應(yīng)用時(shí)間，降低測(cè)試成本，具有十分重要的意義。
為了減少測(cè)試應(yīng)用時(shí)間并保證高測(cè)試數(shù)據(jù)壓縮率，提出一種選擇序列的并行折疊計(jì)數(shù)器。在分析并行折疊計(jì)算理論的基礎(chǔ)上，通過(guò)記錄表示折疊索引的組序號(hào)和組內(nèi)序號(hào)生成選擇狀態(tài)的測(cè)試序列，避免了無(wú)用和冗余的測(cè)試序列的生成。ISCAS標(biāo)準(zhǔn)電路的實(shí)驗(yàn)結(jié)果表明，該方案的平均測(cè)試數(shù)據(jù)壓縮率為94. 48%，平均測(cè)試應(yīng)用時(shí)間為類(lèi)似方案的15. 31%。
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