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小數(shù)乘法器的低功耗設(shè)計(jì)與實(shí)現(xiàn)

大?。?/span>0.46 MB 人氣: 2018-03-06 需要積分:1

  提出一種針對小數(shù)乘法器的低功耗設(shè)計(jì)算法,其優(yōu)化指標(biāo)為綜合后小數(shù)乘法器內(nèi)部寄存中間運(yùn)算結(jié)果的寄存器位寬,解決了目前低功耗設(shè)計(jì)中算法自身邏輯單元被引入系統(tǒng)從而降低系統(tǒng)優(yōu)化效果的問題。該算法能夠在不降低系統(tǒng)工作效率、不損失系統(tǒng)運(yùn)算精度、不增加額外邏輯單元的條件下,大幅降低系統(tǒng)功耗和面積。在使用該算法對某一射頻模塊進(jìn)行優(yōu)化后,硬件測試結(jié)果顯示該射頻模塊對某型號FPGA的邏輯占用率相比優(yōu)化前降低17. 9%,寄存器總數(shù)降低30. 7%,存儲單元占用率降低21. 5%。該算法適用于對含有大量小數(shù)乘法運(yùn)算的系統(tǒng)進(jìn)行低功耗優(yōu)化。

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