1.概述W631GG6LB是1G位DDR3 SDRAM，組織為8388608個字? 8個銀行? 16位。該器件實現(xiàn)了高達1866 Mb/sec/引腳（DDR3-1866）的高速傳輸速率，適用于各種應用。W631GG6LB分為以下速度等級：-11、-12、12I、-15和15I。-11速度等級符合DDR3-1866（13-13-13）規(guī)范。-12和12I速度等級符合DDR3-1600（11-11-11）規(guī)范（12I工業(yè)級，保證支持-40°C≤TCASE≤95°C）。-15和15I速度等級符合DRR3-1333（9-9-9）規(guī)范（15I工業(yè)等級，保證支持-40°C≤TCASE≤95°C）。W631GG6LB的設計符合以下關鍵DDR3 SDRAM功能，如支持的CAS#、可編程的CAS#寫入延遲（CWL）、ZQ校準、片上終止和同步重置。所有的控制和地址輸入都與一對外部提供的差分時鐘同步。輸入被鎖存在差分時鐘的交叉點（CK上升和CK#下降）。在源同步刷新中，所有I/O都與差分DQS-DQS#對同步。
2.特點? 電源：VDD，VDDQ=1.5V±0.075V? 雙數(shù)據(jù)速率架構：每個時鐘周期兩次數(shù)據(jù)傳輸? 八家內部銀行同時運營? 8位預取架構? CAS延遲：6、7、8、9、10、11和13? 突發(fā)長度8（BL8）和突發(fā)斬波4（BC4）模式：通過模式寄存器（MRS）固定或可選擇OnThe-Fly（OTF）? 可編程讀突發(fā)排序：交錯或半字節(jié)順序? 雙向差分數(shù)據(jù)選通（DQS和DQS#）與數(shù)據(jù)一起發(fā)送/接收? 邊緣與讀取數(shù)據(jù)對齊，中心與寫入數(shù)據(jù)對齊? DLL將DQ和DQS轉換與時鐘對齊? 差分時鐘輸入（CK和CK#）? 在每個正CK邊緣、數(shù)據(jù)和數(shù)據(jù)掩碼上輸入的命令都參考差分數(shù)據(jù)選通對的兩個邊緣（雙倍數(shù)據(jù)速率）? 發(fā)布具有可編程附加延遲（AL=0、CL-1和CL-2）的CAS，以提高命令、地址和數(shù)據(jù)總線效率? 讀取延遲=加性延遲加CAS延遲（RL=AL+CL）? 讀取和寫入突發(fā)的自動預充電操作? 刷新、自刷新、自動自刷新（ASR）和部分陣列自刷新（PASR）? 預充電斷電和主動斷電? 寫入數(shù)據(jù)的數(shù)據(jù)掩碼（DM）? 每個工作頻率的可編程CAS寫入延遲（CWL）? 寫入延遲WL=AL+CWL? 用于讀出預定義系統(tǒng)定時校準位序列的多用途寄存器（MPR）
