可編程邏輯器件(PLD)在規(guī)模、速度、嵌入式處理器內(nèi)核及其它IP供應(yīng)等方面的進步，都仍不足以實現(xiàn)系統(tǒng)級可編程芯片的設(shè)計。這需要一種架構(gòu)清晰的系統(tǒng)級方法來處理系統(tǒng)級設(shè)計復雜性，以獲得與PLD技術(shù)相媲美的在上市周期方面的優(yōu)勢。

在過去，PLD客戶喜歡MAX+PLUS II的集成特性。MAX+PLUS II是一個完全集成的設(shè)計體系，包括設(shè)計輸入、綜合、仿真、布局布線以及時序分析�，F(xiàn)在，這些客戶又開始要求使用最好的綜合工具、仿真工具和時序分析工具。PLD布局布線工具必須以某種方式滿足這一變化的要求，它使整個設(shè)計方法在定位上看起來更像一種ASIC設(shè)計方法。如果這一新的PLD方法能正確地構(gòu)建起來，它將比ASIC技術(shù)更快地促進IP的應(yīng)用，并支持只有可編程技術(shù)才能提供的靈活性及可定制性。

目前IP在高密度器件中的使用已很普遍。盡管客戶采用總線接口功能IP(如66MHz PCI)和DSP功能IP(如FIR濾波器)已經(jīng)好幾年了，但現(xiàn)在出現(xiàn)了三種根本的變化。第一，專用編譯器可為IP提供大量的功能和靈活性。例如，一個新的FIR濾波編譯器能使濾波器的設(shè)計具有任何數(shù)量的抽頭，而且加入了能支持4位到32位系數(shù)精度的內(nèi)建系數(shù)生成器。FIR編譯器也能支持選擇抽取和插入、串行和并行算法。其結(jié)果就形成了一個可滿足用戶對性能和面積要求的最優(yōu)化濾波器，它同時也易于進行修改和重估算，以適應(yīng)系統(tǒng)要求的變化。

改進設(shè)計方法的第二個重要變化是現(xiàn)在提供給業(yè)界標準工具的接口。以FIR編譯器為例，它現(xiàn)在能產(chǎn)生MATLAB、Simulink、VHDL和Verilog HDL仿真原型，使之與強大工具的鏈接更加緊密。支持DSP應(yīng)用(如Reed-Solomon糾錯)的類似應(yīng)用編譯器也已出現(xiàn)。

第三個與IP有關(guān)的重要變化是出現(xiàn)了針對可編程邏輯器件的最優(yōu)化嵌入式處理器IP，這種高性能處理器IP可使SoPC設(shè)計性能的真正潛力得到實現(xiàn)。在理想情況下，設(shè)計者可簡單地用C語言代碼來具體表達系統(tǒng)規(guī)范，而且設(shè)計工具也會自動地在嵌入式處理器中分離某些算法，并對其余算法進行邏輯綜合。但實際上，這些工具目前還達不到如此先進的水平。在PLD內(nèi)集成嵌入式處理器將給設(shè)計者帶來更多新的復雜性問題。新的設(shè)計方法必須解決諸如建模、集成處理器和PLD設(shè)計輸入以及智能化開發(fā)總線接口單元等問題，以便優(yōu)化系統(tǒng)性能。



為了最優(yōu)地解決系統(tǒng)級問題，這些工具必須提供處理器內(nèi)核如何與存儲器、外圍器件、I/O模塊進行交互的精確完整的模型。采用硬件內(nèi)核處理器進行設(shè)計通常需要處理器的總線功能模型，以描述設(shè)計中特定系統(tǒng)總線操作、時序以及與其它模塊的接口情況。軟件內(nèi)核處理器需要用正確的行為模型來驗證在實際PLD設(shè)計中是否滿足處理器子系統(tǒng)的時序要求。與整個SoPC設(shè)計的VHDL或Verilog仿真、行為仿真的連接以及對VHDL及Verilog測試平臺的支持也是必需的。

確保嵌入式處理器在PLD中成功應(yīng)用的關(guān)鍵是開發(fā)一種可選擇特定處理器、選擇所有適當外圍功能和外部存儲控制器并定義內(nèi)存映射的直接方法。Altera SoPC Builder采用常見的MegaWizard平臺為設(shè)計者提供適當?shù)倪x項。圖1顯示了Nios軟件內(nèi)核處理器的外圍器件選項。

一旦選定外圍器件和內(nèi)存映射，諸如生成處理器的C語言代碼、選擇RTOS和外設(shè)驅(qū)動器等問題就變得很關(guān)鍵。在對PLD進行編程時，它必須與一個設(shè)備文件一起進行編程，該設(shè)備文件含有嵌入式處理器初始化代碼和傳統(tǒng)的PLD初始化文件。

目前，不僅僅是這一設(shè)計方法中的IP部分正在改變，在其它許多方面，這一設(shè)計方法也正越來越接近現(xiàn)有的ASIC設(shè)計方法�？蛻粽�在尋求以往只與ASIC設(shè)計相關(guān)的工具。去年，功能和時序仿真對大多數(shù)PLD客戶來說還能夠滿足要求。而如今，客戶正在尋求運用行為仿真工具來優(yōu)化設(shè)計過程。為了滿足這一要求，Altera還在其所有工具中集成了Model Technology公司的行為仿真工具。這些工具還可提供測試平臺功能，以加速仿真過程。設(shè)計者正試圖在提高仿真速度與不犧牲準確性這兩種需求之間找到平衡，并根據(jù)精度的大小可伸縮性地有效壓縮邏輯的數(shù)量。類似Modelsim的仿真工具能使設(shè)計者能對這一平衡進行智能控制。

基于仿真矢量文件的功率估計工具也已上市。這些工具使用了代表實際器件運行的仿真矢量文件，與基于設(shè)計規(guī)模、時鐘速度和節(jié)點轉(zhuǎn)換速率的前一代功耗估計工具相比，它可更加精確地對PLD功率消耗進行建模�？蛻粢舱�在尋求以基于典型延遲的時序仿真來補充基于最少時序的時序仿真，以驗證該設(shè)計可在所有工作電壓范圍內(nèi)都能正常工作。

通常，設(shè)計方法發(fā)生變化的原因不是因為新工具提升了系統(tǒng)性能，就是因為它們提高了生產(chǎn)率，從而縮短了設(shè)計周期�；�于C的設(shè)計和行為綜合工具可以縮短設(shè)計周期，今天這些工具面臨的挑戰(zhàn)就是一個更高級的抽象方法是否能產(chǎn)生與現(xiàn)有的HDL方法可媲美的性能。由于ASIC技術(shù)經(jīng)常能提供很高的性能(這是以靈活性和上市時間為代價的)，PLD客戶一般需要PLD所能提供的所有性能。這些生產(chǎn)力提升工具只有以某種可提供最優(yōu)性能的方式解決了這一抽象/性能的折衷問題之后，它們才是現(xiàn)實可行的。也只有當這些工具變得可行時，PLD領(lǐng)域的形式驗證才有可能進行。

雖然目前PLD工具能提高性能，但是顯然仍需要不斷努力。智能邏輯布局和時序驅(qū)動布線技術(shù)的新發(fā)展很快地促進了性能的提高，在過去幾個月里將fMAX的性能提升了40％到50％。而與傳統(tǒng)綜合工具進行更加緊密的集成，并加入更精確的時序估計和閉環(huán)綜合，這些舉措都將更進一步地提高性能。

采用PLD的最大好處之一就是它能夠提供一個靈活的硬件平臺，設(shè)計師通過這個平臺就能夠在設(shè)計過程早期進行軟件開發(fā)、建模、系統(tǒng)級仿真和協(xié)同驗證。在設(shè)計早期階段就獲得一種硬件解決方案只有當它確實能實現(xiàn)一個高效系統(tǒng)級調(diào)試進程時才成為一種優(yōu)勢。第一代調(diào)試產(chǎn)品，如采用嵌入式邏輯分析儀的SignalTap技術(shù)，在器件以全速運行時，可以觀察到所有內(nèi)部設(shè)計節(jié)點。未來的發(fā)展將為原始HDL源代碼帶來同樣的可見性。

隨著器件復雜度的不斷提高，設(shè)計方法必須通過縮短設(shè)計周期且不犧牲性能來促進生產(chǎn)力的進步。如果成功的話，這一技術(shù)將會促進基于PLD的產(chǎn)品搶占傳統(tǒng)嵌入式處理器市場，并進一步加劇門陣列市場的下滑。