FPGA開發(fā)基本流程包括：設(shè)計輸入、設(shè)計仿真、設(shè)計綜合、布局布線，它們的連接關(guān)系如圖1 所示。
圖1 FPGA 開發(fā)流程圖
設(shè)計綜合是整個FPGA 設(shè)計流程中一個重要的步驟，它將HDL 代碼生成用于布局布線的網(wǎng)表和相應(yīng)的約束。而且隨著新一代FPGA 芯片頻率和密度的增長，時序收斂問題越來越嚴(yán)重，綜合已經(jīng)成為整個設(shè)計成敗的關(guān)鍵。通常芯片供應(yīng)商的FPGA 軟件中都包含綜合功能，但它相對簡單，不能適應(yīng)新一代FPGA 芯片的發(fā)展，需要更加專業(yè)的綜合工具來優(yōu)化設(shè)計，Precision RTL 綜合就是其中之一。