本文的目的是介紹高速ADC相關的理論和知識，詳細介紹了采樣理論、數(shù)據手冊指標、ADC選型準則和評估方法、時鐘抖動和其它一些通用的系統(tǒng)級考慮。另外，一些用戶希望通過交織、平均或抖動(dithering)技術進一步提升ADC的性能。

1. 引言

基本的ADC框圖和術語如下圖所示：

隨著數(shù)字信號處理技術和數(shù)字電路工作速度的提高，以及對于系統(tǒng)靈敏度等要求的不斷提高，對于高速、高精度的 ADC(Analog to Digital Converter)、DAC(Digital to Analog Converter)的指標都提出了很高的要求。比如在雷達和衛(wèi)星通信中，所需要的信號帶寬已經達到了 2 GHz 以上，而下一代的 5G 移動通信技術在使用毫米波頻段時也可能會用到 2 GHz 以上的信號帶寬。雖然有些場合(比如線性調頻雷達)可能采用頻段拼接的方式去實現(xiàn)高的帶寬，但是畢竟拼接的方式比較復雜，而且對于通信或其它復雜調制信號的傳輸也有很多限制。

根據 Nyquist 采樣定律，采樣率至少要是信號帶寬的 2 倍以上。同時為了支持靈活的制式、相控陣或大規(guī)模 MIMO 的波束賦形，現(xiàn)代的收發(fā)機模塊越來越普遍采用數(shù)字中頻直接采樣，這其實進一步提高了對于高速 ADC/DAC 芯片的性能要求。下圖是一個典型的全數(shù)字雷達收發(fā)信機模塊的結構。高速數(shù)字化儀和多通道數(shù)據采集解決方案 | Keysight根據 Nyquist 采樣定律，采樣率至少要是信號帶寬的 2 倍以上。同時為了支持靈活的制式、相控陣或大規(guī)模 MIMO 的波束賦形，現(xiàn)代的收發(fā)機模塊越來越普遍采用數(shù)字中頻直接采樣，這其實進一步提高了對于高速 ADC/DAC 芯片的性能要求。下圖是一個典型的全數(shù)字雷達收發(fā)信機模塊的結構。

高速 ADC/DAC 在現(xiàn)代全數(shù)字雷達中的應用

可以看到，ADC/DAC 芯片是模擬域和數(shù)字域的邊界。一旦信號轉換到數(shù)字域，所有的信號都可以通過軟件算法進行處理和補償，而且這個處理過程通常不會引起額外的噪聲和信號失真，因此把 ADC/DAC 芯片前移、實現(xiàn)全數(shù)字化處理是現(xiàn)代通信、雷達技術的發(fā)展趨勢。

在全數(shù)字化的發(fā)展過程中，ADC/DAC 芯片需要采樣或者輸出越來越高的頻率、越來越高帶寬的信號。而在模擬到數(shù)字或者數(shù)字到模擬的轉換過程中造成的噪聲和信號失真通常是很難補償?shù)?，并且會對系統(tǒng)性能造成重大影響。所以，高速 ADC/DAC 芯片在采樣或者產生高頻信號時的性能對于系統(tǒng)指標至關重要。

目前在很多專用領域，使用的 ADC/DAC 的采樣率可以達到非常高的程度。比如 Fujitsu 公司可以提供 110G~130GHz 的 IP 核，Keysight 公司在高精度示波器里用到了單片 40GHz 采樣率、10bit 的 ADC 芯片，以及 Keysight 公司在高帶寬任意波發(fā)生器里用到了 92GHz 采樣率、8bit 的 DAC 芯片等。這些專用的芯片通常用于特殊應用，比如光通信或者高端儀表等，比較難以單獨獲得。

在商用領域，很多 ADC/DAC 芯片的采樣率也都已經達到了 GHz 以上，比如 TI 公司的 ADC 12J4000 是 4 GHz 采樣率、12bit 分辨率的高速 ADC 芯片;而 ADI 公司的 AD9129 是 5.6 GHz 采樣率、14 bit 分辨率的高速 DAC 芯片。這一方面要求 ADC 有比較高的采樣率以采集高帶寬的輸入信號，另一方面又要有比較高的位數(shù)以分辨細微的變化。

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隨著 ADC/DAC 的采樣率的提高，高速 ADC/DAC 的數(shù)字側的接口技術也在發(fā)生著比較大的變化。

低速串行接口：很多低速的 ADC/DAC 芯片采用 I2C 或 SPI 等低速串行總線把多路并行的數(shù)字信號復用到幾根串行線上進行傳輸。由于 I2C 或 SPI 總線的傳輸速度大部分在10Mbps 以下，所以這種接口主要適用于MHz 以下采樣率的ADC/DAC 芯片。

并行 LVCMOS 或 LVDS 接口：對于幾 MHz 甚至幾百 MHz 采樣率的芯片來說，由于信號復用后數(shù)據速率太高，所以基本上采用并行的數(shù)據傳輸方式，即每位分辨率對應 1 根數(shù)據線(比如 14 位的 ADC 芯片就采用 14 根數(shù)據線)，然后這些數(shù)據線共用 1 根時鐘線進行信號傳輸。這種方法的好處是接口時序比較簡單， 但是由于每 1 位分辨率就要占用 1 根數(shù)據線，所以占用芯片管腳較多。

JESD204B 串行接口：對于更高速率的 ADC/DAC 芯片來說，由于采樣時鐘頻率更高，時序裕量更小，采用并行 LVCMOS 或 LVDS 接口的布線難度很大，而且占用的布線空間較大。為了解決這個問題，目前更高速和小型化的ADC/DAC 芯片都開始采用串行的JESD204B 接口。JESD204B 接口是把多位要傳輸?shù)臄?shù)據合并到一對或幾對差分線上，同時采用現(xiàn)在成熟的 Serdes(串行-解串行)技術用數(shù)據幀的方式進行信號傳輸，每對差分線都有獨立的 8b/10b 編碼和時鐘恢復電路。采用這種方法有幾個好處：首先數(shù)據傳輸速率更高，每對差分線按現(xiàn)在的標準最高可以實現(xiàn) 12.5 Gbps 的信號傳輸，可以用更少的線對實現(xiàn)高速數(shù)據傳輸;其次各對線不再共用采樣時鐘，這樣對于各對差分線間等長的要求大大放寬;借用現(xiàn)代 Serdes 芯片的預加重和均衡技術可以實現(xiàn)更遠距離的信號傳輸，甚至可以直接把數(shù)據直接調制到光上進行遠距離傳輸;可以靈活更換芯片，通過調整JESD204B 接口里的幀格式，同一組數(shù)字接口可以支持不同采樣率或分辨率的ADC 芯片，方便了系統(tǒng)更新升級。

ADC 的主要性能指標分為靜態(tài)和動態(tài)兩部分：

主要靜態(tài)指標：

Differential Non-Linearity (DNL)

Integral Non-Linearity (INL)

Offset Error

主要動態(tài)指標：

Total harmonic distortion (THD)

Signal-to-noise plus distortion (SINAD)

Effective Number of Bits (ENOB)

Signal-to-noise ratio (SNR)

Spurious free dynamic range (SFDR)

要進行 ADC 這些眾多指標的驗證，可用的方法很多。最常用的方法是給 ADC 的輸入端提供一個理想的正弦波信號，然后對 ADC 對這個信號采樣后的數(shù)據進行采集和分析。因此，ADC 的性能測試需要多臺儀器的配合并用軟件對測試結果進行分析。下圖是最常用的進行ADC 性能測試的方法。

在測試過程中，第 1 個信號發(fā)生器用于產生正弦波被測信號，第 2 個信號發(fā)生器用于產生采樣時鐘，采樣后的數(shù)字信號經 FFT 處理進行頻譜分析和計算得到動態(tài)指標，經過直方圖統(tǒng)計得到靜態(tài)指標。

靜態(tài)指標是對正弦波的采樣數(shù)據進行幅度分布的直方圖統(tǒng)計，然后間接計算得到。如下圖所示，理想正想波的幅度分布應該是左面的形狀，由于非線性等的影響，分布可能會變成右邊的形狀，通過對實際直方圖和理想直方圖的對比計， 可以得出靜態(tài)參數(shù)的指標。

以下是 DNL 和 INL 的計算公式：

動態(tài)指標是對正弦波的采樣數(shù)據進行 FFT 頻譜分析，然后計算頻域的失真間接得到。一個理想的正弦波經 A/D 采樣，再做后頻譜分析可能會變成如下圖的形狀。除了主信號以外，由于ADC 芯片的噪聲和失真，在頻譜上還額外產生了很多噪聲、諧波和雜散，通過對這些分量的運算，可以得到ADC 的動態(tài)參數(shù)。

通過 FFT 頻譜分析測試動態(tài)參數(shù)

下面是動態(tài)參數(shù)的計算公式：

對于產生被測信號和采樣時鐘的信號發(fā)生器來說，為了得到比較理想的測試效果， 要求其時間抖動(或者相位噪聲)性能要足夠小，因為采樣時鐘的抖動會造成采樣 位置的偏差，而采樣位置的偏差會帶來采樣幅度的偏差，從而帶來額外的噪聲，從 而制約信噪比的測量結果。下圖是時鐘或者信號抖動引起信噪比惡化的示意圖，以 及根據信噪比要求及輸入信號頻率計算信號抖動要求的公式。

2. 頻譜性能術語

SNR：信噪比，是指基頻功率與除去直流及前5次諧波的噪底功率之比，有些數(shù)據手冊可能是要除掉前9次諧波?；l也叫信號或者載波。SNR的單位是dBc(當用基頻的絕對作參考時);或者dBFS。

SFDR：無雜散動態(tài)范圍。SFDR是基頻功率與最高的雜散功率之比。

THD：總諧波失真。THD是基頻功率與前5次諧波功率之比。THD在單位通常是dBc。與SNR類似，有的數(shù)據手冊可能取前9次諧波來計算THD。

SINAD：信號噪聲與失真。SINAD的單位可能是dBc或者dBFS。

ENOB：有效位數(shù)。

理想SNR=6.02*n+1.76，當n=ENOB時，理想SNR=SNR。對于理想ADC而言，由于沒有諧波，其SINAD=SNR。

例如，設計師需要一個SINAD為75dB的ADC，則ENOB=(75-1.76)/6.02=12.2bits，那么至少要選14位甚至16位的ADC才能滿足要求。

3. 奈奎斯特、混疊、欠采樣、過采樣和帶寬

根據奈奎斯特采樣定理，采樣時鐘頻率至少是輸入模擬信號頻率的2倍。

過采樣：采樣頻率大于信號頻率的2倍，即FIN

欠采樣：信號頻率大于奈奎斯特頻率。此時，會導致混疊。

混疊并非一無是處，它可以將高頻信號混頻到低頻信號，可以省去額外的混頻器，以減少系統(tǒng)功耗和成本，但前提是必須慎重考慮頻率規(guī)劃和ADC選型。

從上圖可知，在ADC選型時，需要考慮如下兩點：

A：ADC滿足期望的頻率規(guī)劃

B：輸入模擬信號的帶寬小于ADC的奈奎斯特頻率

另外，ADC的帶寬還要滿足輸入模擬信號的頻率需求。

4.ADC管腳接口

一般來說，ADC包括以下6種接口：

模擬輸入

參考/共模模式

時鐘輸入

數(shù)字輸出

電源

GND

4.1模擬輸入

高速ADC通常采用差分輸入，輸入信號是180度反相的，使得信號是疊加的。與單端輸入相比，由于消除了共模噪聲，差分信號改善了ADC的噪聲特性。此外，差分信號還降低了偶次諧波，這是由于信號被偏移了180度，對于偶次諧波，導致2x180,4X180,6X180度的相移，如下圖所示

與單端信號相比，差分信號的幅度僅于等效單端信號的一半，從而差分信號具有更優(yōu)的諧波性能。小信號使得ADC具有更寬的裕量。一般而言，更多的裕量可以使ADC工作在線性區(qū)域，減少產生諧波的非線性影響。如下圖所示：

下圖所示為雙變壓器ADC輸入接口，變壓器用于將單端信號轉換成差分信號。

單變壓器會有少量的不匹配，會產生偶次諧波。第二級變壓器用于校正這種不匹配，以降低偶次諧波。在高頻信號時，采用變壓器可以獲得較高的性能。但是，對于基帶信號或者低頻信號，通常采用運放驅動ADC輸入。

4.2參考/共模模式

參考電壓和共模電壓在ADC中具有不同功能。在許多ADC中，參考電壓和共模電壓具有相同的電平，或者有時ADC管腳會復用參考電壓和共模電壓功能。因此，這些信號術語有時會導致誤解。

參考電壓決定的ADC的動態(tài)范圍。數(shù)據手冊通常會提供參考電壓和動態(tài)范圍的關系。

參考電壓可以由ADC內部生成，或者外部提供。為了獲得數(shù)據手冊標注的性能，需要提供正確的參考電壓。對于外部參考，應盡量降低外部參考電壓的直流噪聲。參考電壓上的噪聲會直接影響ADC的SNR。

圖11中，共模電壓VCM是指輸入到差分模擬輸入信號的直流電平。VCM用于將將差分輸入信號偏置在電源和GND的中間。

VCM有以下幾種應用方式：

有些ADC有VCM管腳，輸出內部產生的VCM

有些ADC將VREF設置成與VCM相同的電平，因此，VREF可用于生成VCM

設計師可選擇外部提供VCM

對于外部產生的VCM，必須保證其電平與數(shù)據手冊要求一致，錯誤的VCM電平會降低ADC的SNR。

4.3時鐘輸入/抖動

高速ADC通常采用差分時鐘輸入。時鐘抖動及斜率是影響ADC的SNR的重要因素。時鐘抖動對SNR的影響如下所示：

由上可知，對于理想ADC，時鐘頻率并不會影響SNR。若不考慮時鐘抖動，時鐘頻率達到ADC設計極限(諸如建立、保持或模擬建立時間)，從而最終導致SNR下降。

抖動不變時，SNR隨輸入信號頻率增加而降低。

由上圖所示，指定時鐘抖動時，SNR隨信號頻率增加而降低。高頻模擬輸入信號對于時鐘抖動有較大的誤差。如果時鐘信號上有隨機噪聲，會表現(xiàn)在頻譜圖上。如果時鐘信號上有確定的誤差信號，這個信號會與ADC的輸入信號混合在一起，在頻譜圖上表現(xiàn)為雜散。

設計師必須考慮時鐘抖動的兩個重要因素。其一是ADC的孔徑延遲，其二是外部輸入時鐘的抖動。這兩個因素共同產生的抖動影響ADC的采樣誤差。

設計實例：

設計需求如下：

SNR=75dB

FIN=75MHz

客戶選定的ADC其孔徑抖動=80fs

為了滿足客戶的SNR需求，客戶應用所能容忍的最大抖動是多少?

A：用公式3求解抖動

B：用公式4求解外部時鐘抖動

因此，外部輸入時鐘抖動必須小于397fs。

下圖展示了慢時鐘沿導致較大的孔徑抖動的情形。對于正弦時鐘，增大時鐘幅度可以改善孔徑抖動進而提高ADC的SNR。

正弦波幅度與SNR的關系如下圖所示：

那么問題來了，如果關注時鐘上升斜坡，那為什么不直接給ADC提供方波時鐘信號?答案是：方波時鐘確實是一個可行的ADC時鐘選擇。但是，設計者必須在正弦和方波之間做出一系列的折衷。

其一是低抖動方波時鐘與時鐘頻率范圍間的折衷。對于大多數(shù)應用，通過窄帶SAW或晶體濾波器以改進ADC時鐘的close-in相位噪聲(抖動)。濾波后，時鐘變成低抖動正弦時鐘，可以直接提供給ADC。這種方法的局限在于時鐘頻率范圍受限于濾波器帶寬。一些公司有時鐘抖動清除及時鐘分配芯片，這些芯片具有較好的相噪性能、方波輸出和較寬的頻率范圍，其相噪特性足以滿足系統(tǒng)需求，而不需要額外濾波器。

其二是方波時鐘與正弦時鐘在信號完整性方面的折衷。與正弦信號相比，方波信號具有豐富的諧波，具有高頻分量。由于信號反射及對其它信號的干擾，高頻分量會對電路設計帶來較大困難。不管采用哪種時鐘信號，必須對電路設計著重考慮，以滿足ADC的抖動需求。

4.4實驗評估

ADC的實驗評估主要包括軟件和硬件兩個方面。

ADC實驗評估的軟件手段主要是FFT。由于其高速及準確性，F(xiàn)FT是時域到頻域變換的卓越評估工具。

要實現(xiàn)FFT，必須理解一致性、加窗和頻譜泄漏等概念。

下圖顯示了加窗和頻譜泄漏。窗口選擇不當會導致頻譜泄漏。

某些設計者需要非整數(shù)個周期。在這些特殊情況下，由于頻譜泄漏，不能使用FFT，可以使用布萊克曼窗或者傅利葉分析。這種方法允許采集非整數(shù)個周期信號，但是需要更多計算時間并且會對噪底計算和頻率響應引入少量誤差。

FFT一致性定義如下：

上式中的參數(shù)需遵循以下規(guī)則：

規(guī)則1：M是奇整數(shù)。M為整數(shù)是為了避免頻譜泄漏，奇數(shù)的要求是由于規(guī)則3。

規(guī)則2：N是2的冪。FFT的點數(shù)必須是2的冪，通常是4096,8192，16384,32768或65536。選擇N時，需要在計算時間、測量重復性等因素之間做權衡。

規(guī)則3：M和N是互質數(shù)。M和N互質是為了保證采集到非重復數(shù)的樣本。由于FFT的特性，重復樣本除了帶來額外的計算量外，并不能提供更多的有用信息。由于N是2的冪，若限定M是奇整數(shù)，則可保證M和N互質。

規(guī)則4：FIN與FS的分辨率須大于輸入源的最小分辨率要求。例如，模擬輸入和時鐘源的最小分辨率為10Hz，則它們不能被設置為小于10Hz的分辨率。在做FFT時，如果頻率分辨率小于輸入源的分辨率，會采集到非整數(shù)個周期，進而引起頻譜泄漏。

設計實例：

需求如下：

Fin=70MHz

Fs=125Msps

分辨率為1Hz

求解M，N，F(xiàn)in，F(xiàn)s。

(1)取N=8192，M=NFin/Fs=4587.52，取M=4587.

(2)根據N重新計算Fs(保證分辨率為1Hz)

X=Fs/N=125M/8192=15258.789

X取整為Xnew=15258.

新的Fs=XnewN=152588192=124.993536Msps

(3)計算新的Fin

Fin=FsM/N=124.993536Msps*4587/8192=69.9988446MHz

ADC實驗評估的硬件包括：

(1)時鐘源：為達到所需的抖動要求，需通過BPF濾除close-in和寬帶噪聲

(2)模擬輸入源：為達到所需的噪聲和諧波要求，需通過BPF濾除噪聲和諧波

(3)數(shù)據采集儀：保證采集儀具有足夠的速度和存儲容量用于FFT處理

典型的ADC實驗設置如下圖所示：

5.交織采樣

高端用戶通常推動ADC SNR和采樣速度的極限。如果當前最高端的ADC的SNR或者采樣速度仍不能滿足用戶要求，那么交織采樣是一個可行的解決方案。

下圖所示為ADC交織采樣：

兩個ADC的模擬輸入并聯(lián)連接，采樣時鐘相差180度，從而實現(xiàn)采樣速度翻倍。采樣速度翻倍有兩個好處，其一是提高的采樣信號帶寬，其二是交織采樣將噪底在更寬的帶寬上進行擴展，可將噪底降低3dB，如下圖所示：

單片ADC噪底計算公式如下：

當多片ADC交織時，噪底計算公式如下：

兩片或多片ADC交織也帶來了另外的設計挑戰(zhàn)。ADC之間的DC偏移的差異會在特定位置產生頻譜分量。ADC之間的增益差異、INL差異和時鐘相位誤差會在時鐘和模擬輸入混頻的位置產生頻譜分量。

幸運的是，這些頻譜分量的位置是已知的。但是，但是這些誤差及誤差幅度隨溫度漂移，導致頻率規(guī)劃非常困難。

下圖所示為2片、3片、4片和5片ADC交織的頻譜圖，假定選用的ADC為理想14bit ADC，且偏移誤差<15LSB，增益誤差<0.3%。

由上圖可知，盡管ADC的誤差較小，但仍會造成較大的雜散響應。

設計者需要設計相應的經溫度補償校正的模擬或數(shù)字濾波器，濾除這些雜散。

6.ADC取平均

提高單片ADC SNR性能的另一方法是對兩片或多片ADC取平均。對兩片ADC取平均，可以將SNR提高3dB。

這種取平均技術降低了ADC之間的非相關噪聲，包括熱噪聲、內部ADC參考噪聲或非確定孔徑時鐘抖動。相反地，取平均技術并不會降低了ADC之間的相關噪聲，包括ADC設計固有的失真、ADC外部時鐘和模擬輸入的通用誤差(common error)。

假定各片ADC的SNR相同，則4片取平均可將系統(tǒng)SNR提高6dB，而提高20dB需要100片ADC取平均，計算公式如下：

如前所述，孔徑時鐘抖動是非相關噪聲源。假定所有ADC具有相同且隨機的孔徑時鐘抖動，下式可用于計算系統(tǒng)所能容忍的最大外部時鐘抖動：

7.抖動(Dithering)

ADC具有確定性和系統(tǒng)性的錯誤，且具有重復性。理論上， 可以通過添加一個低量級的隨機噪聲來最大限度地減少這些錯誤。添加低量級隨機噪聲，以改善 ADC 失真的過程稱為抖動(Dithering)。

Dithering的要點如下：

Dithering可以降低諧波的水平，但是可能會有增加噪底的負面影響

諧波性能改善與信號的類型和幅度有關，在某些情況下，甚至不會有改善

為了將SNR惡化降到最低，某些Dithering技術在電路中需要隨機化的部分添加噪聲，后續(xù)又要消除這些噪聲

Dithering可以ADC外部添加，某些ADC內置了Dithering選項

某些情況下，真實世界中已經包括了足夠的表現(xiàn)為抖動的噪聲

設計師要決定是否有必要采用Dithering。Dithering是一項復雜的技術，在決定采用前必須深刻理解其內涵。

審核編輯：湯梓紅