先來說一下什么是串擾，串擾就是PCB上兩條走線，在互不接觸的情況下，一方干擾另一方，或者相互干擾。主要表現(xiàn)是波形有異常雜波，影響信號完整性(Signal integrity, SI)等等。一般情況下可以分為容性串擾和感性串擾兩種。

容性串擾，如上圖所示：

PCB中兩條平行的走線可以等效為一個電容器，當然這電容器容值非常小，雖然非常小，有時候足以影響信號完整性。當其中一條走線中有高速信號傳輸時，這個等效電容器不斷的充放電，電容的特性是通交流阻直流，高速信號會通過電容器耦合到另外一條走線上，使信號完整性降低。上圖中兩條走線如果位于相鄰上下層，且距離很近，等效電容更大，容性串擾更嚴重。

感性串擾，如上圖所示：

PCB中兩條平行的走線，當其中一條走線有高速信號傳輸時，產(chǎn)生交變磁場，這個交變磁場作用到另外一條走線后，會在這條走線內(nèi)部產(chǎn)生感應電流。原理類似變壓器。容性串擾和感性串擾是同時存在的。

現(xiàn)在的電子產(chǎn)品集成度越來越高，封裝越來越小，走線越來越密集，串擾不可避免，也不可消滅，盡量降低，只要能夠保證產(chǎn)品穩(wěn)定可靠就好。以下列舉了幾種降低串擾的方法：

1、敏感的信號線，比如音頻等模擬信號，盡量遠離數(shù)字信號線。

2、敏感線嚴禁和數(shù)字信號線平行走線。

3、關(guān)鍵的高速信號線盡量使用GND包裹，上下左右立體式，GND能夠吸收各種串擾噪聲，把干擾源扼殺在搖籃里，GND包裹后也基本滿足了3W法則。

舉個例子：

我司某產(chǎn)品在做板級測試的時候，發(fā)現(xiàn)某個GPIO波形異常，下圖所示，直觀感受是：高電平很“粗”。

示波器拉開波形是這樣的，幾十MHz的高頻信號，如下圖：

看了一下電路發(fā)現(xiàn)這個GPIO和一個25MHz的CLK并行了很長距離。