在大規(guī)模器件（如無(wú)線基帶SoC處理器）中，有無(wú)數(shù)個(gè)模擬芯核，并行地測(cè)試這些芯核需要大量的模擬資源。若按4個(gè)測(cè)試點(diǎn)，全并行、并發(fā)測(cè)試式計(jì)算，需提供28個(gè)數(shù)字化儀，這在當(dāng)前的ATE系統(tǒng)中還難以實(shí)現(xiàn)。

　　一種新型模塊體系結(jié)構(gòu)

　　測(cè)試當(dāng)前消費(fèi)品器件中使用的各種模擬芯核，需要高度并行，低開(kāi)銷(xiāo)的解決方案。若在每個(gè)模塊中組合幾個(gè)模塊功能，能相應(yīng)地減少每個(gè)模擬模塊的占用空間，這樣，就有更多的空間留給必需的數(shù)字模塊。一個(gè)內(nèi)置8個(gè)獨(dú)立Arb或數(shù)字化儀單元的模塊具有靈活地配置的優(yōu)點(diǎn)：或只用作數(shù)字化儀單元，或是數(shù)字化義與Arb單元的組合。

　　降低消費(fèi)類(lèi)器件測(cè)試的COT不僅要解決ATE測(cè)試系統(tǒng)的并行測(cè)試方案，還要減少并行測(cè)試帶來(lái)的ATE開(kāi)銷(xiāo)。多芯核是當(dāng)前SoC消費(fèi)類(lèi)器件的主要特征，在對(duì)ATE硬件進(jìn)行體系結(jié)構(gòu)改進(jìn)時(shí)同樣要考慮上面兩個(gè)因素，這樣才能得到最佳的測(cè)試解決方案。