2026年6月1日，系統(tǒng)級(jí)驗(yàn)證EDA解決方案提供商芯華章科技與廣東躍昉科技有限公司（以下簡(jiǎn)稱 “躍昉科技”）宣布，基于芯華章P2E雙模驗(yàn)證平臺(tái)Emulator模式的FullVision全波形可見功能與bug穩(wěn)定復(fù)現(xiàn)能力，助力躍昉科技快速定位并解決RISC-V芯片核心設(shè)計(jì)問(wèn)題，驗(yàn)證效率明顯提升。

此次合作的成功，不僅為躍昉科技高性能RISC-V芯片的研發(fā)進(jìn)程提供了關(guān)鍵支撐，更印證了國(guó)產(chǎn)EDA工具在破解行業(yè)共性驗(yàn)證難題上的硬實(shí)力。

行業(yè)共性挑戰(zhàn)：

RISC-V驗(yàn)證的波形抓取與問(wèn)題復(fù)現(xiàn)困境

隨著RISC-V架構(gòu)在高性能計(jì)算、AI等領(lǐng)域的應(yīng)用拓展，驗(yàn)證效率與調(diào)試精度將成為決定產(chǎn)品競(jìng)爭(zhēng)力的核心因素，客戶芯片設(shè)計(jì)規(guī)模的大而復(fù)雜，代表許多bug會(huì)在系統(tǒng)級(jí)設(shè)計(jì)上出現(xiàn)，其中，波形抓取局限與問(wèn)題復(fù)現(xiàn)不穩(wěn)定，已成為行業(yè)共性挑戰(zhàn)。

一方面，為提升驗(yàn)證效率，企業(yè)普遍采用FPGA原型平臺(tái)開展長(zhǎng)時(shí)間的OS啟動(dòng)與性能測(cè)試，但FPGA原型平臺(tái)的波形抓取能力存在天然短板——單次僅能抓取數(shù)千bit信號(hào)，且每次調(diào)整抓取信號(hào)都需經(jīng)歷8-12小時(shí)的FPGA P&R編譯流程，大幅延長(zhǎng)問(wèn)題定位周期。

另一方面，RISC-V芯片設(shè)計(jì)中常用的DDR簡(jiǎn)化方案（如Xilinx Mig）會(huì)引入運(yùn)行隨機(jī)性，導(dǎo)致功能問(wèn)題偶發(fā)難尋，即便僥幸復(fù)現(xiàn)，也難以重復(fù)驗(yàn)證，給調(diào)試工作帶來(lái)極大阻礙。

對(duì)于聚焦高性能RISC-V芯片研發(fā)的躍昉科技而言，這類挑戰(zhàn)尤為突出。其芯片需在Linux OS啟動(dòng)后完成多輪性能測(cè)試，當(dāng)某測(cè)試用例出現(xiàn)結(jié)果異常時(shí)，即便軟件團(tuán)隊(duì)反復(fù)簡(jiǎn)化測(cè)試題目，仍無(wú)法高效縮小問(wèn)題范圍，傳統(tǒng)驗(yàn)證工具的局限已嚴(yán)重影響研發(fā)進(jìn)度。

核心方案亮點(diǎn)：

全波形可見+穩(wěn)定復(fù)現(xiàn)，雙輪驅(qū)動(dòng)驗(yàn)證提效

針對(duì)行業(yè)痛點(diǎn)，芯華章打造了集FullVision全波形可見功能與穩(wěn)定復(fù)現(xiàn)能力于一體的Emulator解決方案，通過(guò)硬件協(xié)同與技術(shù)創(chuàng)新，精準(zhǔn)破解調(diào)試難題。

其核心優(yōu)勢(shì)可概括為兩大維度：

01FullVision全波形可見功能：

支持DUT完整波形抓取，采用“硬件直接采樣+Host側(cè)計(jì)算生成”雙模式，覆蓋全信號(hào)場(chǎng)景；

內(nèi)置Self Check自檢機(jī)制，保障功能正確性?？蛻魧?shí)測(cè)：抓取DUT內(nèi)部1/4模塊，除硬件優(yōu)化部分外均精準(zhǔn)比對(duì)；

低FPGA資源消耗（客戶實(shí)測(cè)：抓取完整設(shè)計(jì)波形，F(xiàn)PGA利用率提升5%；

無(wú)需為添加probe重編設(shè)計(jì)，減少迭代周期；

可與Physical Probe協(xié)同（單次可抓52萬(wàn)bit信號(hào)），快速鎖定問(wèn)題時(shí)段+回溯全量波形，兼顧效率與深度；

兼容部分Prototyping外設(shè)解決方案，方便復(fù)現(xiàn)原型平臺(tái)問(wèn)題。

02全鏈路穩(wěn)定復(fù)現(xiàn)：

與FPGA原型平臺(tái)共用硬件架構(gòu)，可直接復(fù)用外設(shè)解決方案，快速遷移問(wèn)題場(chǎng)景；

搭載可綜合Memory Model內(nèi)存方案，與DUT系統(tǒng)時(shí)鐘完全同步，替代DDR簡(jiǎn)化方案；

徹底消除Design運(yùn)行隨機(jī)性，問(wèn)題一旦復(fù)現(xiàn)，后續(xù)可100%穩(wěn)定復(fù)現(xiàn)，杜絕偶發(fā)難題。

芯華章之所以能實(shí)現(xiàn)這一結(jié)果，核心在于兩點(diǎn)：

其一，深度洞察RISC-V芯片研發(fā)的實(shí)際場(chǎng)景，針對(duì)性開發(fā)跨平臺(tái)硬件復(fù)用與協(xié)同調(diào)試技術(shù)，讓工具適配真實(shí)研發(fā)流程；

其二，組建專業(yè)的技術(shù)服務(wù)團(tuán)隊(duì)，全程跟進(jìn)項(xiàng)目調(diào)試，根據(jù)躍昉科技的設(shè)計(jì)特點(diǎn)靈活調(diào)整解決方案，實(shí)現(xiàn)工具能力與客戶需求的精準(zhǔn)匹配。

躍昉科技首席技術(shù)官劉澍：

“在躍昉科技高性能 RISC-V 處理器的研發(fā)中，系統(tǒng)級(jí)驗(yàn)證的調(diào)試深度至關(guān)重要。過(guò)去受限于 FPGA 編譯周期長(zhǎng)且波形可見度受限，定位偶發(fā) Bug 極具挑戰(zhàn)。

通過(guò)應(yīng)用芯華章 P2E 雙模驗(yàn)證平臺(tái)，其FullVision 全波形可見技術(shù)讓我們無(wú)需重編即可洞察全局信號(hào)，結(jié)合可綜合內(nèi)存模型更實(shí)現(xiàn)了問(wèn)題的 100% 穩(wěn)定復(fù)現(xiàn)。

芯華章緊貼 RISC-V 真實(shí)研發(fā)場(chǎng)景的工具創(chuàng)新，不僅顯著提升了我們的驗(yàn)證效率，更為國(guó)產(chǎn)高性能芯片的加速迭代提供了硬核支撐?！?/p>

躍昉科技項(xiàng)目落地：

四階段快速攻堅(jiān)，驗(yàn)證效率提升

此次合作聚焦躍昉科技高性能RISC-V CPU的性能測(cè)試異常問(wèn)題，芯華章團(tuán)隊(duì)充分發(fā)揮Emulator與FPGA原型平臺(tái)的協(xié)同優(yōu)勢(shì)，通過(guò)四階段攻堅(jiān)實(shí)現(xiàn)高效破局：

第一階段，問(wèn)題初篩

在FPGA原型平臺(tái)上運(yùn)行簡(jiǎn)化后的測(cè)試用例，初步縮小問(wèn)題范圍，但仍存在測(cè)試周期長(zhǎng)的問(wèn)題；

第二階段，平臺(tái)遷移與初步定位

將FPGA原型平臺(tái)的外設(shè)解決方案復(fù)用至Emulator，通過(guò)“Trigger + Physical Probe”方式快速鎖定疑似問(wèn)題區(qū)域，其數(shù)萬(wàn)bit信號(hào)的Trigger觸發(fā)能力，大幅提升了測(cè)試靈活性；

第三階段，全波形精準(zhǔn)分析

開啟FullVision與Physical Probe協(xié)同模式，先通過(guò)Physical Probe快速定位問(wèn)題時(shí)段，再調(diào)用全波形數(shù)據(jù)細(xì)化觸發(fā)條件，避免盲目分析；

第四階段，穩(wěn)定復(fù)現(xiàn)與問(wèn)題解決

采用Emulator的可綜合Memory Model替代原DDR方案，消除隨機(jī)性，使問(wèn)題觸發(fā)時(shí)刻固定，最終成功抓取問(wèn)題前后數(shù)萬(wàn)個(gè)cycle的完整波形，助力研發(fā)團(tuán)隊(duì)快速定位并修復(fù)設(shè)計(jì)缺陷。

項(xiàng)目數(shù)據(jù)顯示，借助芯華章P2E雙模驗(yàn)證平臺(tái)Emulator的核心能力，躍昉科技此次設(shè)計(jì)問(wèn)題的定位周期從傳統(tǒng)方案的反復(fù)添加probe時(shí)最多只能覆蓋1/4的設(shè)計(jì)，改為全design波形可見，得到數(shù)倍驗(yàn)證效率提升；能夠穩(wěn)定復(fù)現(xiàn)問(wèn)題，可以精確控制波形開關(guān)，覆蓋RTL錯(cuò)誤前后時(shí)刻。降低調(diào)試難度與運(yùn)行時(shí)間，徹底擺脫了“偶發(fā)問(wèn)題難調(diào)試”的困境。

我們團(tuán)隊(duì)在精確和效率上盡其所能。讓每一個(gè)bug在發(fā)現(xiàn)后，能夠提供bug現(xiàn)場(chǎng)所有的DUT波形，準(zhǔn)確的定位到bug發(fā)生的時(shí)刻點(diǎn)，不需要重新編譯版本，就可以在當(dāng)前編譯版本上解決。

芯華章將持續(xù)深化“AI+EDA”融合創(chuàng)新，迭代Emulator等核心產(chǎn)品的驗(yàn)證能力，通過(guò)技術(shù)平權(quán)讓更多芯片企業(yè)享受到高效、可靠的驗(yàn)證解決方案，助力國(guó)產(chǎn)RISC-V產(chǎn)業(yè)突破技術(shù)瓶頸，實(shí)現(xiàn)高質(zhì)量發(fā)展。