編寫 HDL 通常是 FPGA 開發(fā)中耗時最少的部分，最具挑戰(zhàn)性和最耗時的部分可能是驗證。根據(jù)最終應....

顏色空間轉(zhuǎn)換是圖像及視頻中常用的解決方案，涉及hsv-rgb、rgb-ycrcb等一些常見的顏色空間....

Cynthion 是一款用于構建、測試、監(jiān)控和試驗 USB 設備的一體化工具。Cynthion 的數(shù)....

在這個項目中，將在線和離線 TSM 網(wǎng)絡部署到 FPGA，通過 2D CNN 執(zhí)行視頻理解任務。 介....

TSM 是一種網(wǎng)絡結構，可以通過 2D CNN 有效學習時間關系。在較高級別上，這是通過一次對單個幀....

這篇博客展示了在 AMD Zynq 設計中，如何用 Vitis Vision Library 中的函....

版圖文件很大，需要處理的數(shù)據(jù)量非常大，但本身的邏輯判斷并不復雜，所以通常不剛需高主頻機型，但要求多核....

時鐘是每個 FPGA 設計的核心。如果我們正確地設計時鐘架構、沒有 CDC 問題并正確進行約束設計，....

該項目包含使用高級綜合 (HLS) 的 2D 中值濾波器算法的實現(xiàn)。該項目的目標是在不到 3 ms的....

Vivado綜合默認是timing driven模式，除了IO管腳等物理約束，建議添加必要的時序約束....

? Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluesp....

Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluespec....

MicroBlaze? CPU 是可修改的拖入式預設 32 位/64 位 RISC 微處理器配置系列....

數(shù)字信號處理（ Digital Signal Processing)技術廣泛地應用于通信與信息系統(tǒng)、....

Vivado Schematic中的實線和虛線有什么區(qū)別？

? FIFO 是FPGA設計中最有用的模塊之一。FIFO 在模塊之間提供簡單的握手和同步機制，是設計....

它有兩種操作模式：時鐘和設置。時鐘模式是標準模式，在此模式下，當前時間顯示在數(shù)碼管上。

《優(yōu)秀的IC/FPGA開源項目》是新開的系列，旨在介紹單一項目，會比《優(yōu)秀的 Verilog/FPG....

在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實現(xiàn)簡單的 FIR 濾波器）演示了在 Ve....

該項目介紹了如何使用 Verilog 實現(xiàn)具有預生成系數(shù)的簡單 FIR 濾波器。

“把算法用RTL實現(xiàn)，怎么做？” 這個問題，對于芯片設計工程師、芯片算法工程師、FPGA工程師來講，....

問題：近年來，不斷增加的城市人口、更復雜的人口密集建筑以及與大流行病相關的問題增加了火災偵查的難度。....

J.Bhasker 是IEEE PAR 1364.1 Verilog Synthesis Inter....

之前介紹過一種遠程（無線）更新的方式，詳見《起飛！通過無線WIFI下載調(diào)試FPGA》，這種方式缺點有....

FPGA和外圍接口-基礎版

從上面的工作可以看出DPU的核心是：網(wǎng)絡。所以我們今天講一個未來的發(fā)展核心之一：用FPGA實現(xiàn)NIC....

AMD FPGA支持的MultiBoot特性，可以使FPGA先嘗試啟動最新的配置（bit）文件，后續(xù)....

此次需求提供的十分明確，給出了編碼規(guī)則及示例，明確了編解碼端口要求；仿真模塊根據(jù)設計進行適配。

對于DFF，之前理解的，DFF在時鐘的上升沿進行對D端的數(shù)據(jù)采集，再下一個時鐘的上升沿來臨，Q端輸出....

一直想做一個可以供大家學習、使用的開源IP庫，類似OpenCores，OC上IP在領域內(nèi)的IP很少，....