晶振常用到的有兩種。一種是12Mhz的；另一種是11.0592Mhz的。兩種晶振的用途是不一樣的，1....

復(fù)位功能是一個(gè)非常重要的功能，大到PC，小到單片機(jī)，每一臺計(jì)算機(jī)系統(tǒng)都有。在我小時(shí)候，去網(wǎng)吧的時(shí)候，....

中斷是一種機(jī)制，通過這種機(jī)制，I/O或指令可以暫停處理器的正常執(zhí)行，并像具有最高優(yōu)先級一樣先執(zhí)行自己....

一些微控制器單元通常帶有一個(gè)內(nèi)部 RC 振蕩器，運(yùn)行時(shí)可以不用外部陶瓷或石英晶體振蕩器。但是，你需要....

我們國內(nèi)教育普遍是把可編程控制芯片按照芯片的功能強(qiáng)弱進(jìn)行分層，功能較強(qiáng)的一類稱為嵌入式，特別是適合跑....

我們學(xué)習(xí)單片機(jī)時(shí)，把代碼編譯后燒錄到單片機(jī)上，單片機(jī)就能控制外設(shè)工作，如LED的亮滅閃爍。

物聯(lián)網(wǎng)字面上的意思就是把物品連接在一起，一般通過互聯(lián)網(wǎng)和局域網(wǎng)，來達(dá)到一個(gè)集中和遠(yuǎn)程控制

項(xiàng)目需要用到smartconfig，之前我也沒接觸過，查資料了解的過程發(fā)現(xiàn)了一個(gè)好東西——Smart....

cola_os是一個(gè)300多行代碼實(shí)現(xiàn)的多任務(wù)管理的OS，在很多MCU開發(fā)中，功能很簡單，實(shí)時(shí)性要求....

其實(shí)我們可以不下載源碼，僅下載LingLongGuiBuilderTool工具即可，LingLong....

在我們嵌入式開發(fā)中，通信中有些數(shù)據(jù)量較大的數(shù)據(jù)可以壓縮之后再進(jìn)行傳輸。

在我們嵌入式開發(fā)中，我們常常都會用到一些通用的工具庫，往往都會有個(gè)base64編解碼模塊。

程序塊是編程語句的容器。程序塊的主要目的是控制何時(shí)應(yīng)執(zhí)行編程語句，例如每當(dāng)時(shí)鐘上升沿出現(xiàn)時(shí)，或每當(dāng)信....

邏輯運(yùn)算符對其操作數(shù)求值，并返回一個(gè)值，該值指示求值結(jié)果是真還是假（true or false）。例....

移位運(yùn)算符將向量的位向右或向左移位指定的次數(shù)。SystemVerilog具有按位和算術(shù)移位運(yùn)算符

沒有位NAND或NOR運(yùn)算符。NAND或NOR操作是分別反轉(zhuǎn)AND或OR操作的結(jié)果，如~（m&n）。....

RTL建模中廣泛使用的運(yùn)算符是條件運(yùn)算符，也稱為三元運(yùn)算符，該運(yùn)算符用于在兩個(gè)表達(dá)式之間進(jìn)行選擇——....

連接和復(fù)制運(yùn)算符將多個(gè)表達(dá)式連接在一起，形成一個(gè)向量表達(dá)式。結(jié)果向量中的位總數(shù)是每個(gè)子表達(dá)式中所有位....

運(yùn)算符對操作數(shù)執(zhí)行操作。大多數(shù)運(yùn)算符都有兩個(gè)操作數(shù)。例如，在運(yùn)算a+b中，+（加法）運(yùn)算的操作數(shù)是a....

結(jié)構(gòu)體用于將多個(gè)變量組合在一個(gè)通用名稱下。設(shè)計(jì)通常具有邏輯信號組，例如總線協(xié)議的控制信號，或狀態(tài)控制....

結(jié)構(gòu)體用于將多個(gè)變量組合在一個(gè)通用名稱下。設(shè)計(jì)通常具有邏輯信號組，例如總線協(xié)議的控制信號，或狀態(tài)控制....

SystemVerilog還為工程師定義新的數(shù)據(jù)類型提供了一種機(jī)制。用戶定義的數(shù)據(jù)類型允許從現(xiàn)有數(shù)據(jù)....

SystemVerilog有兩種類型的數(shù)組：壓縮數(shù)組和非壓縮數(shù)組。壓縮數(shù)組是連續(xù)存儲的位的集合，通常....

模塊定義包括一個(gè)端口列表，該列表用括號括起來。端口用于將數(shù)據(jù)傳入或傳出模塊。模塊可以有四種類型的端口....

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。....

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。....

系統(tǒng)Verilog RTL模型-這些模型由設(shè)計(jì)工程師編寫，代表需要在ASIC或FPGA中實(shí)現(xiàn)的功能行....

System Verilog 擴(kuò)展了 Verilog 的 教據(jù)類型 ， 增強(qiáng)了指定文本值的方法。

數(shù)字仿真是一種軟件程序，它將邏輯值變化（稱為激勵）應(yīng)用于數(shù)字電路模型的輸入，以實(shí)際硅傳播這些邏輯值變....

SystemVerilog既是一種硬件設(shè)計(jì)語言，也是一種硬件驗(yàn)證語言。IEEE?SystemVeri....