vhdl語(yǔ)言的操作符

　　VHDL提供了多種預(yù)定義的運(yùn)算操作符：

　　1.賦值運(yùn)來(lái)算符：賦值運(yùn)算符用來(lái)給信號(hào)、變量和常數(shù)賦值。

　　2.邏輯操作符：邏輯運(yùn)算的操作數(shù)必須是BIT，STD_LOGIC或STD_ULOGIC類(lèi)型源的數(shù)據(jù)（或者是這些數(shù)據(jù)類(lèi)型的擴(kuò)展，即BIT_VECTOR，STD_LOGIC_VECTOR或STD_ULOGIC_VECTOR）。

　　3.算術(shù)操作符：用來(lái)執(zhí)行算知術(shù)運(yùn)算操作。操作數(shù)可以是INTEGER，SIGNED，UNSIGNED或REAL數(shù)據(jù)類(lèi)型，其中REAL類(lèi)型是不可綜合的。如果聲明了ieee庫(kù)中的包集std_logic_signed和std_logic_unsigned，即可對(duì)STD_LOGIC_VECTOR類(lèi)型的數(shù)據(jù)進(jìn)行加法和減法運(yùn)算。

　　4.關(guān)系操作符： 操作數(shù)必須是BIT， BIT_VECTOR， INTEGER。

　　5.并置操作符 ： 并置運(yùn)算符用于位和位矢量道的拼接，其操作數(shù)可以是支持邏輯運(yùn)算的任何數(shù)據(jù)。

　　vhdl語(yǔ)言有什么用

　　VHDL（高速集成電路硬件描述語(yǔ)言）是為了給數(shù)字電路的描述與模擬提供一個(gè)基本的標(biāo)準(zhǔn)。VHDL語(yǔ)言作為高級(jí)硬件行為描述型語(yǔ)言，如今已經(jīng)廣泛被應(yīng)用到FPGA/CPLD和ASIC中的設(shè)計(jì)。

　　VHDL是一種用來(lái)描述數(shù)字邏輯系統(tǒng)的“編程語(yǔ)言”。它通過(guò)對(duì)硬件行為的直接描述來(lái)實(shí)現(xiàn)對(duì)硬件的物理實(shí)現(xiàn)，代表了當(dāng)今硬件設(shè)計(jì)的發(fā)展方向。VHDL是為了滿足邏輯設(shè)計(jì)過(guò)程中的各種需求而設(shè)計(jì)的。

　　第一，它是可以用來(lái)描述邏輯設(shè)計(jì)的結(jié)構(gòu)，比如邏輯設(shè)計(jì)中有多少個(gè)子邏輯，而這些子邏輯又是如何連接的。除此之外，VHDL并不十分關(guān)心一個(gè)具體邏輯依靠何種方式實(shí)現(xiàn)，而是把開(kāi)發(fā)者的精力集中到邏輯所實(shí)現(xiàn)的功能上。

　　第二，VHDL采用類(lèi)似高級(jí)語(yǔ)言的語(yǔ)句格式完成對(duì)硬件行為的描述，具備更強(qiáng)的模塊化能力，并擁有良好的可讀性以及程序的移植性。另外，VHDL淡化狀態(tài)機(jī)，與或表達(dá)式等早一代硬件描述語(yǔ)言中的元素，用更類(lèi)似于高級(jí)語(yǔ)言的表達(dá)式取代。這些也是為什么把VHDL稱(chēng)為“編程語(yǔ)言”的原因。

　　第三，VHDL給出邏輯的模擬與調(diào)試為設(shè)計(jì)工作提供了最大的空間。VHDL調(diào)試的過(guò)程是相當(dāng)靈活的：一方面可以使用傳統(tǒng)的調(diào)試方法，比如適用傳統(tǒng)的波形激勵(lì)或編寫(xiě)測(cè)試向量；另一方面，可以使用一些VHDL原碼調(diào)試器，這類(lèi)調(diào)試器可以大大加快VHDL程序調(diào)試的速度，因?yàn)樗梢韵裾{(diào)試軟件一樣單步跟蹤調(diào)試每一條語(yǔ)句，并且可以設(shè)置斷點(diǎn)，觀察內(nèi)部變量等。這些功能是傳統(tǒng)的調(diào)試仿真方法所不具備的。這種調(diào)試器比較著名的有Aldec的Active-HDL。擁有高效率的生成代碼，能夠節(jié)省大量的資源。甚至不必編寫(xiě)任何測(cè)試向量便可以進(jìn)行源代碼級(jí)的調(diào)試。而且，設(shè)計(jì)者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣而不需做任何實(shí)際的電路實(shí)驗(yàn)。

　　鑒于VHDL具有以上諸多優(yōu)點(diǎn)，只要開(kāi)發(fā)者具備一定的高級(jí)語(yǔ)言程序設(shè)計(jì)基礎(chǔ)，擁有Pascal、C等計(jì)算機(jī)高級(jí)語(yǔ)言的基礎(chǔ)，同時(shí)又了解一些基本數(shù)字電路的設(shè)計(jì)方法，在此基礎(chǔ)上來(lái)學(xué)習(xí)VHDL程序設(shè)計(jì)應(yīng)該是比較容易的，可以輕松地掌握VHDL使硬件工作軟件化?，F(xiàn)代電子系統(tǒng)設(shè)計(jì)人員應(yīng)該把VHDL語(yǔ)言作為一種基礎(chǔ)知識(shí)來(lái)學(xué)習(xí)，并要求能夠熟練地使用EDA的設(shè)計(jì)工具。

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