節(jié)能處理器設(shè)計方案

對于研發(fā)這些電子產(chǎn)品的工程師和設(shè)計人員來說，在提供高性能設(shè)計的同時，還要將低功耗，這是一個微妙的平衡。半導(dǎo)體設(shè)計水平的根本進步顯著提高了此類電子電路的能效。為實現(xiàn)節(jié)能降耗，過去幾年，行業(yè)主要關(guān)注的一直是多核架構(gòu)。盡管采用多核架構(gòu)能夠在一定程度上解決功耗問題，但有一種不太知名的處理器設(shè)計方法則有望更大幅度地降低能耗。即采用自同步（self-clocking）處理內(nèi)核的方法。

功耗/性能/成本的權(quán)衡??

十年前，向更先進工藝節(jié)點的邁進是個激動人心的命題，這意味著：更快的時鐘速度；每片晶圓上可獲得兩倍的芯片數(shù)；當(dāng)然還有更低的功耗。隨著晶體管幾何尺寸業(yè)已縮小至其最基本的原子維度，要同時改善產(chǎn)品的性能、成本和功耗這三要素就變得越發(fā)困難。設(shè)計團隊只能對上述三要素中的兩項進行優(yōu)化，而無法同時提升全部三項性能：或者優(yōu)化能耗和成本而犧牲性能；或者優(yōu)化性能并以更高功耗換取邊際成本的改善。所有這些努力都要在高得多的開發(fā)成本，以及增加的設(shè)計復(fù)雜性和風(fēng)險這一背景下進行的。這些趨勢反過來又導(dǎo)致對復(fù)雜SoC的投資回報評估變得更困難。

直到最近，微處理器性能方面的提升一直是通過采用在每個技術(shù)節(jié)點所能得到的更小、更快的晶體管來提高時鐘頻率的方法加以實現(xiàn)。架構(gòu)方面的優(yōu)化以及增加的數(shù)據(jù)路徑寬度進一步提高了性能，同時降低了內(nèi)核工作電壓和功耗。在90納米技術(shù)節(jié)點，晶體管的漏電流成為一個重大挑戰(zhàn)。采用低閾值電壓的更小的晶體管可以減少芯片面積、增加性能，但是增加的漏電流會導(dǎo)致更高的成本。現(xiàn)在，設(shè)計人員面臨著艱難的選擇：加快時鐘頻率來提高性能，但要以顯著增加功耗為代價；降低功耗，但性能上的提升則很有限，要提升性能，只有使用更多門。

多核架構(gòu)

目前業(yè)界提倡的關(guān)鍵策略是在同一個芯片內(nèi)放置多個處理器，即多核架構(gòu)。降低時鐘頻率會使每個處理器更省電，因此這種方法更環(huán)保。

多核處理器已越來越普遍，主要是因為它們具有降低功耗并提高系統(tǒng)性能的能力。顯然，兩個處理器能比一個處理器做更多有用功，且同時還會比簡單地使單個處理器的時鐘頻率快兩倍，從而更省電。這種架構(gòu)可實現(xiàn)更高能效，但會帶來兩種主要的副作用：降低了硅使用效率；更高的系統(tǒng)復(fù)雜性。

由于多核架構(gòu)需要復(fù)制多個相同的核，所以它實質(zhì)上是直接以硅面積換取系統(tǒng)性能的提升。因采用更小晶體管帶來的縮小硅芯尺寸方面的好處會由于要實現(xiàn)多個核而大打折扣。

傳統(tǒng)處理器設(shè)計面臨的挑戰(zhàn)

隨著工藝節(jié)點演進到40納米以下，漏電流一直是個問題。增加的另一個挑戰(zhàn)是需要管理片上工藝變異。兩個關(guān)鍵半導(dǎo)體工藝參數(shù)——晶體管閾值電壓和晶體管有效長度——的變化可能對設(shè)計的性能和功耗產(chǎn)生重大影響。隨著制造過程中變異的增加，在這些節(jié)點的SoC設(shè)計人員必須更加謹(jǐn)慎，并采取降低工作頻率的措施，以保證設(shè)計不僅能滿足性能規(guī)范，而且要實現(xiàn)可制造性設(shè)計。

在半導(dǎo)體技術(shù)演進過程中，另一個廣為關(guān)注的問題是發(fā)熱和散熱。功耗與容抗以及電壓的平方成正比。在90納米節(jié)點之前，隨著工藝節(jié)點的微縮，開關(guān)電壓也隨之減小，從而降低了功耗。現(xiàn)在，工作電壓已接近單個晶體管的閾值電壓，不可能獲得相應(yīng)的功耗降低以抵消縮小了的芯片面積的散熱需求。

隨著半導(dǎo)體工藝技術(shù)的發(fā)展，在給定面積上放置了越來越多的門，如果每個門的功耗不能相應(yīng)降低，那么該特定面積內(nèi)產(chǎn)生的熱量將增加。由于封裝和散熱器的散熱能力有限，所以，如果轉(zhuǎn)向較小幾何尺寸和更快時鐘頻率將會很快超出設(shè)計的散熱能力，從而限制了設(shè)計所能達(dá)到的性能。在升級到更小工藝節(jié)點時，傳統(tǒng)的數(shù)字邏輯設(shè)計方法學(xué)遇到的挑戰(zhàn)越來越大，這就迫使業(yè)界尋找到能同時在性能、功耗和成本三方面帶來改進的新解決方案。采用自定時（self-timed）異步架構(gòu)就是解決這些核心問題的一個辦法。

異步設(shè)計方法的優(yōu)勢

異步電路可以提供多種優(yōu)勢。理想情況下，該技術(shù)可實現(xiàn)最高速的電路；還可被用于獲得功耗最低的器件。異步（或無時鐘電路）設(shè)計方法也可用于開發(fā)高性能、低功耗和具有更高硅利用率的處理器。

為了解異步電路的優(yōu)勢，首先要將該設(shè)計技術(shù)與普遍使用的同步方法進行比較。圖1所示為一個典型的高度流水線化的處理器設(shè)計，由同步實現(xiàn)轉(zhuǎn)到異步實現(xiàn)方法時的綜合影響。

去掉了時鐘樹。同步高速處理器需要大的時鐘樹來保持序列塊的同步。這些時鐘樹需要大功率緩沖器來驅(qū)動覆蓋了大部分芯片的復(fù)雜高容抗網(wǎng)絡(luò)。在每一時鐘周期，時鐘狀態(tài)改變兩次、在上升沿和下降沿都要耗電。這些時鐘樹不進行任何信息處理、不承當(dāng)任何有用的計算工作，但它們消耗了總功率的很大一部分。因此，對于高性能處理器而言，僅消除時鐘樹一項就可降低40%的功耗。

去掉了流水線狀態(tài)單元?，F(xiàn)代的同步高性能處理器高度依賴于流水線設(shè)計技術(shù)。這些流水線需要非常多的級間（inter-stage）觸發(fā)器和狀態(tài)單元以支持高頻時鐘工作。然而，這些級間觸發(fā)器和狀態(tài)單元對于處理器執(zhí)行的實際數(shù)據(jù)處理和計算任務(wù)并無貢獻(xiàn)。在異步設(shè)計中，這些存儲單元被棄除，從而節(jié)省了它們所占用的硅片空間以及大量功耗。

去掉了富余的邊沿時序。級間觸發(fā)器需要設(shè)置和保持時間，這就要求在時鐘跳變沿之間的這段時間不能用于高頻同步設(shè)計中的計算工作。此外，由于每一亞微米技術(shù)節(jié)點的縮微都趨向于增加路徑時序的不確定性，這就進一步縮短了時鐘邊沿之間的有效工作期（active period）。這也意味著，在同步設(shè)計中，為執(zhí)行同樣工作，級間電路邏輯需要被設(shè)計得比單個時鐘周期更快。

這需要在數(shù)據(jù)路徑中更多地使用更大、功率更高的緩沖器。在異步處理器設(shè)計中，邏輯沒必要處理這么小的時間間隔?？梢允褂酶?、更小、功耗更低的電路來建構(gòu)這些邏輯，而且同時還保證了同等整體性能水平。由于門可以慢一些，因此允許更多地采用低漏電、高閾值電壓（VHT）門，從而大大減小了漏電流并進一步降低了功耗，縮小了硅芯面積。

縮短了互連線長度。前面談到的硅片面積的縮小可進一步降低功耗，這是因為隨著這些單元間電路的縮微會導(dǎo)致單元間連線縮短。線路越短、容抗越小，因此使用較小的緩沖器對其進行切換所需的功耗也越低。

在處理器實現(xiàn)過程中采用異步設(shè)計方法，可以去掉對處理和計算任務(wù)沒有貢獻(xiàn)的時鐘樹和時序單元。它們還削減了對處理電路的時序約束，從而縮小了面積、降低了功耗。這意味著可采用更少的硅片來完成同等功能，從而降低功耗，因而大幅減小了硅片面積并降低了產(chǎn)品成本。迄今為止，在許多應(yīng)用中，降低功耗都是極為重要的，這也是設(shè)計人員面臨的關(guān)鍵挑戰(zhàn)。

本文小結(jié)

綜上所述，去掉了全部時鐘電路可顯著降低功耗；而去掉了所有級間存儲和狀態(tài)單元既縮小了芯片面積又降低了功耗。此外，通過在余下的電路中使用更慢、更小、更省電的邏輯單元，也能夠在減少芯片面積和功耗的同時，獲得同等性能；而電路整體尺寸的縮小又進一步削減了功耗。

使用異步架構(gòu)的另一個重要意義是散熱，因為發(fā)熱和散熱是決定在單一封裝內(nèi)可放置多少個核的限制性因素。與同步設(shè)計方法相比，基于異步架構(gòu)的設(shè)計，其處理能力5倍于前者，從而大大降低了整體系統(tǒng)成本，為SoC應(yīng)用開啟了新的可能性。

在一個功耗、性能和成本成為主流訴求的年代，異步設(shè)計方法具有的諸多優(yōu)勢是處理器業(yè)者無法忽視的。對那些不僅要降低成本、提高性能而且還要減少能耗影響的制造商來說，掌握該技術(shù)并將其應(yīng)用到其處理器和產(chǎn)品設(shè)計中，將能獲得無與倫比的高能效和性價比，從而把握市場先機。