并串轉(zhuǎn)換電路在通信接口中具有廣泛的應(yīng)用，可編程邏輯陣列由于具備靈活、可重構(gòu)等特點(diǎn)非常適應(yīng)于并串轉(zhuǎn)換硬件電路的實(shí)現(xiàn)。為了解決硬件電路結(jié)構(gòu)中資源與性能的矛盾，分析比較了移位寄存器、計(jì)數(shù)器與組合邏輯條件判定三種不同的并串轉(zhuǎn)換硬件電路結(jié)構(gòu)，并通過(guò)設(shè)計(jì)仿真對(duì)其進(jìn)行了功能驗(yàn)證和性能評(píng)估。實(shí)驗(yàn)結(jié)果表明采用移位寄存器的實(shí)現(xiàn)方法具有最優(yōu)的速度性能，采用計(jì)數(shù)器的實(shí)現(xiàn)方法具有最優(yōu)的性價(jià)比，采用組合邏輯條件判定的實(shí)現(xiàn)方法具有最少的寄存器資源消耗，可根據(jù)實(shí)際應(yīng)用需求合理選擇并串轉(zhuǎn)換硬件電路實(shí)現(xiàn)方式。

0 引言

并串轉(zhuǎn)換電路作為一種重要的數(shù)字信號(hào)傳輸途徑，在SPI、I2C、UART等接口協(xié)議及高速SERDES、PCIE等通信接口上具有廣泛的應(yīng)用。在近年來(lái)的集成電路發(fā)展中，針對(duì)并串轉(zhuǎn)換電路的設(shè)計(jì)主要有三種途徑，分別是采用集成電路定制的設(shè)計(jì)方式、基于可編程邏輯陣列（Field Programmable Gate Array，FPGA）的設(shè)計(jì)方式以及采用軟件的設(shè)計(jì)方式。基于集成電路定制的并串轉(zhuǎn)換電路設(shè)計(jì)方式由于流片成本高昂，通常僅應(yīng)用在一些對(duì)傳輸速率要求非常高的場(chǎng)合，如1.25 Gbps的并串轉(zhuǎn)換集成電路、2.5 Gbps的PCIE并串轉(zhuǎn)換電路、1.25 GHz的差分收發(fā)芯片以及4G高速并串轉(zhuǎn)換電路等。而采用軟件的并串轉(zhuǎn)換設(shè)計(jì)方式通常只適應(yīng)于傳輸速率要求較低的場(chǎng)合，同時(shí)由于軟件設(shè)計(jì)方式通常要占用處理器的時(shí)間，在頻繁通信的場(chǎng)合會(huì)降低處理器的性能?；贔PGA的并串轉(zhuǎn)換電路實(shí)現(xiàn)由于能夠很好的在成本和性能之間取得一個(gè)折中，因而獲得了廣泛的發(fā)展，如在SPI、I2C等接口協(xié)議中的應(yīng)用。

在基于FPGA的并串轉(zhuǎn)換電路實(shí)現(xiàn)中，采用計(jì)數(shù)器的方法來(lái)實(shí)現(xiàn)并串轉(zhuǎn)換電路是應(yīng)用最多的方法，如孫志雄等采用計(jì)數(shù)器的方法實(shí)現(xiàn)了16位輸入/8位數(shù)據(jù)輸出的并串轉(zhuǎn)換電路設(shè)計(jì)及仿真，王沖等采用計(jì)數(shù)器的方法實(shí)現(xiàn)了9位的并串轉(zhuǎn)換電路設(shè)計(jì)，王鵬等采用計(jì)數(shù)器的方法實(shí)現(xiàn)了N位的并串轉(zhuǎn)換電路設(shè)計(jì)，薛沛祥等采用計(jì)數(shù)器的方法實(shí)現(xiàn)了任意位的并串轉(zhuǎn)換電路設(shè)計(jì)。由于在基于FPGA的設(shè)計(jì)中，資源使用與速度是一對(duì)矛盾體，因而如何根據(jù)具體的應(yīng)用需求以最小的資源來(lái)獲得最大的性能是工程設(shè)計(jì)的目標(biāo)。

針對(duì)不同的應(yīng)用需求，基于FPGA對(duì)不同的并串轉(zhuǎn)換電路進(jìn)行了硬件實(shí)現(xiàn)，分別比較分析了采用移位寄存器、計(jì)數(shù)器及組合邏輯條件判定三種并串轉(zhuǎn)換硬件電路結(jié)構(gòu)的資源消耗與速度性能，并通過(guò)設(shè)計(jì)仿真對(duì)并串轉(zhuǎn)換硬件電路的功能進(jìn)行了驗(yàn)證。實(shí)驗(yàn)結(jié)果表明采用移位寄存器的并串轉(zhuǎn)換電路實(shí)現(xiàn)方法具有最優(yōu)的速度性能表現(xiàn)，可適應(yīng)于高速應(yīng)用的領(lǐng)域。采用計(jì)數(shù)器的并串轉(zhuǎn)換電路實(shí)現(xiàn)方法具有最優(yōu)的性價(jià)比表現(xiàn)，具有資源與速度的綜合能力優(yōu)勢(shì)。采用組合邏輯條件判定的并串轉(zhuǎn)換電路實(shí)現(xiàn)方法在一些對(duì)寄存器資源有嚴(yán)格限定的場(chǎng)合具有較高的應(yīng)用價(jià)值。

1 硬件實(shí)現(xiàn)結(jié)構(gòu)

資源和性能是硬件電路結(jié)構(gòu)的一對(duì)矛盾體，如何設(shè)計(jì)更好的硬件電路結(jié)構(gòu)使其資源使用更小、性能更高成為研究者的追求目標(biāo)。基于FPGA的并串轉(zhuǎn)換電路有不同的硬件實(shí)現(xiàn)結(jié)構(gòu)，為了在其資源使用和性能之間找到一個(gè)最優(yōu)的平衡，分析比較了三種不同的并串轉(zhuǎn)換電路硬件結(jié)構(gòu)，分別如圖1、圖2和圖3所示。

方法1的并串轉(zhuǎn)換電路硬件實(shí)現(xiàn)結(jié)構(gòu)采用了移位寄存器的設(shè)計(jì)方案，通過(guò)設(shè)計(jì)N個(gè)移位寄存器，并初始化為0，在每個(gè)時(shí)鐘周期左移一個(gè)寄存器（置1），來(lái)控制串行輸出數(shù)據(jù)的位寬。這種設(shè)計(jì)方案由于組合邏輯設(shè)計(jì)較少，因而關(guān)鍵路徑的延遲理論上會(huì)更短，整個(gè)硬件電路的速度會(huì)更高。

方法2的并串轉(zhuǎn)換電路硬件實(shí)現(xiàn)結(jié)構(gòu)采用了計(jì)數(shù)器累加的設(shè)計(jì)方案，通過(guò)設(shè)計(jì)一個(gè)位寬為log2N的計(jì)數(shù)器，進(jìn)行N次累加后來(lái)控制串行輸出數(shù)據(jù)的位寬。這種設(shè)計(jì)方案減少了寄存器資源的使用量，其關(guān)鍵路徑由組合邏輯的加法器決定，關(guān)鍵路徑延遲會(huì)比方法1更長(zhǎng)一些。

方法3的并串轉(zhuǎn)換電路硬件實(shí)現(xiàn)結(jié)構(gòu)采用了組合邏輯條件判定的設(shè)計(jì)方案，通過(guò)對(duì)N位并行輸入的數(shù)據(jù)依據(jù)奇偶特性進(jìn)行位與及位或組合邏輯判定，進(jìn)而來(lái)對(duì)串行輸出數(shù)據(jù)的位寬進(jìn)行控制。這種設(shè)計(jì)方案在硬件描述語(yǔ)言代碼上顯得更簡(jiǎn)單點(diǎn)，其寄存器資源使用與方法2相差不大，但由于采用了更多的組合邏輯運(yùn)算，因而其關(guān)鍵路徑延遲在三種方法中應(yīng)當(dāng)是最長(zhǎng)的。