4 基于STFOD結構的ESD偵測電路

　　ESD電壓可能會發(fā)生在一顆IC的任意兩pin腳之間，因此在ESD測試標準中有腳對腳（pin-to-pin）的ESD測試方法。圖3顯示ESD電流在腳對腳ESD測試下的路徑。

　　如圖3所示，一正ESD電壓加到IC的某一輸入腳，而IC的另一輸出腳相對接地，該ESD電壓在輸入腳上可能通過ESD保護二極管Dnl擊穿來旁通ESD電流到浮接的Vss上，該ESD電流再經由輸出腳NMOS的寄生二極管Dn2而流出IC到地去。但是，在Dn1擊穿前，該ESD電流會先經由Dp1對浮接中的VDD充電，而浮接中的Vss也會因輸出腳接地而被Dn2偏置在接近地的電壓。因此，發(fā)生在一輸入腳對另一輸出腳的ESD電壓會轉變成跨在VDD與VSS之間的ESD過壓應力（overstress）。這ESD電流會隨著VDD與VSS進入IC的內部電路，造成IC內部損傷，而且ESD造成內部破壞的地方是一非常隨機的現(xiàn)象，很難去防范。隨著CMOS工藝發(fā)展到深亞微米階段，IC內部器件越縮越小，各種版圖設計規(guī)則也越縮越小，這使得IC內部電路更易被ESD所破壞。

　　ESD對IC的放電現(xiàn)象當然有可能直接出現(xiàn)在VDD與VSS之間。如圖4所示，在正ESD模式下，ESD電流會直接經由VDD電源線導入IC內部，這ESD電壓便會直接降在IC的內部電路上，如果該IC沒有有效且快速的VDD到Vss的ESD保護電路做在VDD與Vss電源線之間，該IC的內部電路將會遭受極為嚴重的ESD損傷。因此，要能夠有效地保護整個芯片不受ESD破壞，必須要在IC內的VDD與VSS電源線之間做一有效的ESD保護電路。

　　如圖5是一基于襯底觸發(fā)N型厚氧化層器件（sTFOD）ESD偵測電路。該電路由電阻R、電容C，以及一個反相器所組成。當ESD電壓跨在VDD與Vss之間時，該ESD偵測電路會把STFOD器件導通來泄流。當IC在正常工作情形下，該ESD偵測電路使sTFOD器件保持關閉狀態(tài)。雖然sTFOD器件的柵極連接到VDD，但因這種厚氧化層器件的閾值電壓在一般CMOS工藝下都高達15～20伏特，所以該STFOD器件在IC正常工作情形下不會被5V以下的VDD所導通。

　　該ESD偵測工作原理如下

　?。?）ESD情形

　　在靜電放電時，該STFOD器件會被導通來旁通ESD電流。當ESD尚未加到VDD與VSS電源線問之前，在VX端點的電壓起始值是0伏特。在靜電放電偵測電路內的R與C的時間常數(shù)是設計在0．1～1．0微秒左右。當Vss端接地，而一ESD電壓出現(xiàn)在VDD端時，由于ESD電壓具有很快的上升速度（其上升時間約在5～15ns），Vx端的電壓因Rc延遲效應無法跟得上VDD端的ESD電壓上升速度，因此VX端的低電位導致反相器的輸出端VB電壓卜升到高電位。VB端的高電位觸發(fā)導通了STFOD器件的雙極晶體管特性，因而ESD電流便經由該STFOD器件而旁通掉。此導通的STFOD器件導致VDD與VSS之間短暫短路，因而可以有效且快速地抑制出現(xiàn)在VDD與VSS之間的ESD高電壓，從而有效地保護Ic的內部電路免受ESD破壞。南于該STFOD器件是通過襯底觸發(fā)而導通，所以它可在較小的版岡面積下提供較高的ESD電流排放能力，因此可使整個芯片版圖面積大幅縮小，符合高密度、高集積度的應用需求。