FPGA設(shè)計(jì)流程和設(shè)計(jì)環(huán)境

　　圖1表示FPGA的整個(gè)設(shè)計(jì)流程，從設(shè)計(jì)輸入到器件編程這四個(gè)階段可在MAX+PLUS II提供的環(huán)境完成。與圖1對應(yīng)，圖2是MAX+PLUS II所提供的設(shè)計(jì)流程。

　　設(shè)計(jì)輸入

　　MAX+PLUS II的輸入可以有三種方式，即圖形輸入、文本輸入和波形輸入。圖形輸入即輸入電路原理圖，不僅可以使用MAX+PLUS II中豐富的圖形器件庫，而且可以使用幾乎全部的標(biāo)準(zhǔn)EDA設(shè)計(jì)工具。如可識(shí)別標(biāo)準(zhǔn)EDIF網(wǎng)表文件、VHDL網(wǎng)表文件、OrCAD原理圖以及Xilinx網(wǎng)表文件等，文本輸入方式支持ALTERA公司的AHDL語言，同時(shí)兼容VHDL和Verlog HDL。波形輸入最有特點(diǎn)，它允許設(shè)計(jì)者通過編輯輸入波形，而由系統(tǒng)自動(dòng)生成該功能模塊。

　　此外，符號(hào)編輯器用于編輯用戶自己的模塊符號(hào)。通過底層編輯器可以觀察實(shí)際器件的內(nèi)部結(jié)構(gòu)，并可以改變器件管腳分布，或者調(diào)整各模塊在器件內(nèi)部宏單元之間的分布、從而優(yōu)化器件性能。

　　設(shè)計(jì)實(shí)現(xiàn)

　　設(shè)計(jì)實(shí)現(xiàn)意味著在所選的FPGA器件內(nèi)部物理地實(shí)現(xiàn)所需邏輯，這個(gè)過程用MAX+PLUS II中的核心部分編譯器(Compiler)完成，它主要依據(jù)設(shè)計(jì)輸入文件自動(dòng)生成用于器件編程，波形仿真及延時(shí)分析所需的數(shù)據(jù)文件，包括以下幾個(gè)步驟：

　�、龠x擇目標(biāo)器件及設(shè)定編譯環(huán)境參數(shù)，這一步由電路設(shè)計(jì)者自行設(shè)計(jì)，以下各步驟由系統(tǒng)自動(dòng)執(zhí)行。

　　②生成各個(gè)模塊的二進(jìn)制網(wǎng)表(.cnf)文件。

　�、圻B接所有CNF文件，建立數(shù)據(jù)庫，用以描述整個(gè)設(shè)計(jì)。

　�、苓M(jìn)行邏輯綜合，計(jì)算所有布爾等式，并優(yōu)化觸發(fā)器設(shè)計(jì)等。

　　⑤將整個(gè)設(shè)計(jì)映射到相應(yīng)的器件內(nèi)。

　�、蕻a(chǎn)生波形仿真文件及編程文件。

　　設(shè)計(jì)仿真

　　仿真器和時(shí)延分析器利用編譯器產(chǎn)生的數(shù)據(jù)庫文件自動(dòng)完成邏輯功能仿真和延時(shí)特性仿真。在仿真文件中加載不同的激勵(lì)信號(hào)，可以觀察中間結(jié)果以及輸出波形。必要時(shí)，可以返回設(shè)計(jì)階段，修改設(shè)計(jì)輸入，最終達(dá)到設(shè)計(jì)要求。

　　器件編程與測試

　　結(jié)果正確后，就可以進(jìn)行器件編程，即通過編程器BYTEBLASTER電纜將設(shè)計(jì)下載到實(shí)際芯片中，最后測試芯片在系統(tǒng)的實(shí)際運(yùn)行性能。

　　器件性能

　　器件框圖

　　EPF10K10內(nèi)部框圖如圖3。

　　器件資源

　　ALTERA公司推出的采用0.25μm CMOS ROM工藝規(guī)程的結(jié)構(gòu)性能優(yōu)良、高密度的FLEX10K系列器件產(chǎn)品，片內(nèi)門數(shù)已經(jīng)達(dá)到25萬，其資源如表1。

　　器件速度

　　選用的EPF10K10已經(jīng)滿足頻率綜合器的要求，其速度等級(jí)如表2。

　　頻率綜合器的FPGA設(shè)計(jì)原理圖

　　因?yàn)镋PF10K10是RAM型器件，設(shè)計(jì)程序需固化在外部串行自舉器件EPC2里，在上電時(shí)，PF10K10把設(shè)計(jì)程序從EPC2讀入RAM并運(yùn)行。頻率綜合器的FPGA設(shè)計(jì)原理圖見圖4。

　　頻率綜合器輸出信號(hào)

　　頻率綜合器的核心FPGA控制著鎖相環(huán)1、鎖相環(huán)2和開關(guān)調(diào)制器，使頻率綜合器工作在不同的狀態(tài)。

　　跳頻模式

　　工作在跳頻模式時(shí)，頻率綜合器輸出信號(hào)有跳頻同步、外同步、小同步以及大同步。

　　射頻信號(hào)：

　　1路輸出：1000-1504MHz，每步跳8MHz，一個(gè)周期共64步，后接開關(guān)，脈寬120nS，開斷>85dB，上升沿<5nS，插損<2.8dB；2路輸出：900-1404MHz，每步跳8MHz，一個(gè)周期共64步。點(diǎn)頻模式1、2工作在點(diǎn)頻模式時(shí)，頻率綜合器輸出信號(hào)有外同步、小同步和大同步。工作在點(diǎn)頻模式時(shí)，頻率綜合器鎖定在一個(gè)頻率點(diǎn)上，點(diǎn)頻模式1和點(diǎn)頻模式2工作方式相同，只是脈沖重復(fù)周期不同。點(diǎn)頻模式時(shí)，跳頻同步不存在，但是外同步可調(diào)仍然需要，小同步脈寬變?yōu)?00nS，脈沖重復(fù)頻率為50kHz。

　　同步控制信號(hào)

　　大同步信號(hào)：周期為3.15mS的矩形脈沖，前后沿抖動(dòng)<8nS。

　　跳頻同步信號(hào)：脈寬120nS，周期為25μS，前后沿抖動(dòng)<8nS。

　　小同步信號(hào)：脈寬120nS，周期為25μS相對于跳頻同步脈沖延時(shí)10μS，前后沿抖動(dòng)<8nS。

　　外同步信號(hào)：與小同步信號(hào)相同，并且延時(shí)可調(diào)，作為脈沖放大器的時(shí)鐘同步信號(hào)。

　　波形文件

　　在MAX+PLUS II軟件開發(fā)平臺(tái)上加以40MHz的激勵(lì)信號(hào)，便可以驗(yàn)證設(shè)計(jì)正確與否，主要是通過波形文件來驗(yàn)證。波形文件見圖5、圖6。

　　結(jié)論

　　把FPGA技術(shù)運(yùn)用在頻率綜合器中，使用器件少，邏輯功能可重復(fù)編程，滿足用戶后續(xù)改變功能的要求，它不改變原來的硬件設(shè)計(jì)，只需通過修改軟件就可實(shí)現(xiàn)。