雷達視頻積累算法在FPGA上的實現(xiàn)

1 引 言

由于雷達所處的環(huán)境的復(fù)雜性，除了地物、云雨、鳥群等干擾外，還可能來自臨近的雷達異步干擾、電臺干擾等。所有的干擾，經(jīng)過接收機進入信號處理機，雖然經(jīng)過了中頻信號的處理，但還可能有殘余。因此，為了得到更好的檢測性能，在檢測前進行一次視頻積累是非常必要的。

雖然視頻積累的效果不如相參積累，但是視頻積累的工程實現(xiàn)比較簡單，對雷達的收發(fā)系統(tǒng)沒有嚴格的相參性要求，且對大多數(shù)運動目標(biāo)來講其回波的起伏將明顯破壞相鄰回波信號的相位相參性，因此在許多實際工程應(yīng)用場合還是采用視頻積累。

在雷達視頻積累算法的工程實現(xiàn)過程中，需要雷達信號處理器具有較快的實時性，并且對信號處理器的穩(wěn)定性、體積、功耗等也有嚴格的要求。近年來隨著FPGA技術(shù)的快速發(fā)展，為我們提供了一種更好的解決這一問題的途徑。由于FPGA本身所具備的并行結(jié)構(gòu)的算術(shù)結(jié)構(gòu)，使得FPGA特別適合用作高性能的數(shù)據(jù)通路處理器。利用FPGA實現(xiàn)雷達視頻積累算法具有實時強，硬件系統(tǒng)體積小結(jié)構(gòu)靈活，適于模塊化設(shè)計，開發(fā)期短，并且支持在線可編程，使系統(tǒng)具有較強的通用性可擴展性等優(yōu)點。本文以此為出發(fā)點，提出并討論一種利用FPGA技術(shù)實現(xiàn)雷達視頻積累的方法。

2 系統(tǒng)的硬件結(jié)構(gòu)

在具體實現(xiàn)過程中主要采用一塊基于FPGA的芯達信號處理卡，既可以采集來自雷達接收機的中頻、視頻信號并對其進行數(shù)字信號處理，又可以自身模擬產(chǎn)生雷達中頻、視頻信號進行數(shù)字信號處理或不處理直接送往雷達信號處理機。雷達信號處理卡的硬件電路結(jié)構(gòu)框圖如圖1所示。

FPGA采用的是Xilinx公司的100萬門FPGA芯片XC3S1000，其配置芯片為Xilinx公司的1 Mb容量PROM芯片XC18V01，以主動串行方式對FPGA進行上電配置。AD，DA分別為ADI公司12位高速模數(shù)轉(zhuǎn)換芯片AD9432與14位高速數(shù)模轉(zhuǎn)換芯片AD9764SRAM采用Cypress公司的256 k×16 b SRAM芯片CYTC1041。

設(shè)計中利用FPGA實現(xiàn)32 b／33 MHz的PCI接口邏輯，進行實時信號采集和傳輸控制。由于FPGA具有層次化的存儲器系統(tǒng)，其基本邏輯功能塊可以配置成16×1，16×2或32×1的同步RAM，或16×1的雙端口同步RAM，因此可以在FPGA內(nèi)部配置高速雙口RAM用來作為信號傳輸?shù)臄?shù)據(jù)緩沖器。同時，為了節(jié)省FPGA的內(nèi)部邏輯資源，在FPGA外圍配置了適當(dāng)?shù)腟RAM用來存儲數(shù)據(jù)。

3 視頻積累算法在FPGA上的實現(xiàn)

通常視頻積累的工程實現(xiàn)有多種方法。從時域上來說，視頻積累是將連續(xù)N個重復(fù)周期同一距離單元的視頻回波信號進行疊加，因此實現(xiàn)脈沖串積累離不開延遲線。在使用FPGA實現(xiàn)數(shù)字延遲線時，需要將前面N-1個周期的信號量化后存儲起來，這樣做需要較大的存儲量和運算量。所以在實際工程中，常采用滑窗檢測器用于天線波束掃過目標(biāo)時收到回波脈沖數(shù)N較少的場合，但是若N值仍然較大，則滑窗檢測器仍需要有很大的存儲量。因此，在采用FPGA實現(xiàn)視頻積累時，采用小滑窗檢測器更適合于FPGA的特點。

小滑窗檢測器是一種窗孔長度L(累加的脈沖數(shù)為L)小于天線波束掃過目標(biāo)時收到回波脈沖數(shù)N的檢測器。L一般比N小很多，例如N在10～20以上，而L取5～7。小滑窗檢測方法進行視頻積累的原理框圖如圖2所示。

在本設(shè)計中，通過FPGA軟件編程采用FPGA+SRAM的方式來實現(xiàn)視頻積累。小滑窗檢測器的延時主要通過將信號量化后存儲在高速SRAM的方式完成。FPGA軟件編程實現(xiàn)視頻積累的原理圖如圖3所示。

圖3中的clk為系統(tǒng)主時鐘；count_dist為距離計數(shù)器；acc_en為視頻積累的使能信號，acc_en為高電平時有效；count_dist，clk與acc_en為控制時序關(guān)系的主要系統(tǒng)變量；acc_data為求模后輸入的非相參信號，系統(tǒng)的視頻信號實時不斷地輸入到FPGA中。

FPGA通過時序控制將acc_data信號量化后為RAM_data信號；當(dāng)RAM的讀信號RAM_we為高電平時，RAM_data寫入SRAM地址中，通過時序控制將前面L-1個周期的量化信號存儲在高速SRAM中，待信號在SRAM中存滿后，即RAM_rd為高電平；RAM_we為低電平時，通過時序控制，將存入SRAM中的同一距離單元上的前L-1個信號讀出，并與當(dāng)前輸入信號在FPGA中進行累加完成窗孔長度為L的小滑窗檢測，從而實現(xiàn)對非相參視頻信號的視頻積累。

4 仿真驗證

為了驗證本文原理以及本系統(tǒng)的實現(xiàn)效果，首先模擬產(chǎn)生雷達信號處理中經(jīng)過求模以后的相參視頻信號，該信號僅含有幅度信息和雜波(根據(jù)參數(shù)設(shè)置直接在FPGA芯片中利用軟件編程產(chǎn)生)，對該模擬信號進行視頻積累，經(jīng)D／A變換送給示波器顯示。將編譯綜合后的BIT文件下載到FPGA芯片中進行系統(tǒng)聯(lián)調(diào)，最后在示波器上查看仿真的結(jié)果。圖4為經(jīng)過求模后的雷達相參視頻信號在示波器上的截圖，該信號的雜波為近似服從均值為0的均勻分布；圖5為對該模擬信號進行視頻積累后在示波器上的截圖。

從仿真的結(jié)果可以看出，利用本系統(tǒng)對經(jīng)過求模后的信號進行視頻積累取得了比較理想的效果。

5 結(jié)語

本文著重介紹了利用FPGA芯片實現(xiàn)視頻積累的原理和過程。利用FPGA進行雷達視頻積累，可使系統(tǒng)具有更大的靈活性，減少了系統(tǒng)的體積，提高了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開發(fā)的周期。隨著FPGA芯片以及設(shè)計更新軟件的更新與快速發(fā)展，F(xiàn)PGA芯片將具有更高速的重復(fù)復(fù)雜計算的能力，同時又具有軟件的靈活性，并可以重復(fù)利用硬件來降低成本，模糊了硬件與軟件之間的界限，使硬件系統(tǒng)具有更大的靈活性以及通用性。

本文最后利用FPGA軟件編程模擬實現(xiàn)了一個經(jīng)過求模后的雷達相參視頻信號，并利用本系統(tǒng)對該信號進行了視頻積累，取得了較好的效果。