工藝技術的發(fā)展使得可編程門陣列（FPGA）在商業(yè)應用中得到了極大的提高。從千萬門的密度到400MHz的時鐘頻率以及300ns芯片尺寸，這些技術上的突破使得它們能夠很經(jīng)濟地實現(xiàn)批量生產(chǎn)。

　　FPGA的門數(shù)量以引人注目的速度增長，而價格卻不斷下降。然而專用集成電路（ASIC）在每門上的設計和制造費用卻不斷攀升。除非速度或功耗特別關鍵，或者生產(chǎn)量非常高，我們很難證明使用ASIC的代價是合適的。

　　由于高端FPGA中門數(shù)量的增加，曾經(jīng)只在ASIC設計中才會出現(xiàn)的設計問題現(xiàn)在開始在FPGA設計中浮出水面。FPGA變的非常大也非常復雜，F(xiàn)PGA設計者正在遇到同一類型的收斂問題，它阻礙甚至阻止設計的完成。

　　例如，互連延時是一個嚴重的問題。正像高門數(shù)深亞微米ASIC設計最初出現(xiàn)時所證明的那樣，在尺寸縮減到0.18μm以下的時候，互連延時可以占到整個電路延時70-90%。由于軟件運行時間以及基于性能的交互數(shù)量的增加，這還會影響到設計周期。

　　其它類型的問題包括慢的或不可預測的布線結果、布線擁塞、緊縮封裝的設計、時鐘復雜性、關鍵路徑生成層次、以及在維護設計性能上的能力匱乏。

　　傳統(tǒng)的電子設計自動化（EDA）軟件都是在深亞微米技術、更高的門數(shù)量和互連延時之前開發(fā)，現(xiàn)在它們已經(jīng)很難與日益增長的復雜性并駕齊驅(qū)。它強迫設計者單獨地解決每一個問題，接著再重新實現(xiàn)整個展平的設計。結果是冗長的，幾個設計交互就會導致費用超出預算、進度的拖延、并可能失去市場機會。

　　在傳統(tǒng)的EDA設計流中，設計者使用初略的互連估計來綜合寄存器傳輸級（RTL）代碼，然后設計實現(xiàn)工具對綜合過的網(wǎng)表進行映射、布局布線。如果設計不能夠滿足性能約束，設計者需要修改RTL代碼和/或約束，接著再重復整個設計流。

　　結果，F(xiàn)PGA設計者面對著冗長、單調(diào)的布局布線運行。每一次運行都使用隨機的種子，這會產(chǎn)生不可預料的結果，因此為了達到收斂需要運行許多次。不幸的是，即使一個例行的、微小的邏輯改變都會打破這個過程，迫使設計者再重新進行冗長單調(diào)的布局布線以便重新獲得設計收斂。

　　ASIC設計通過使用層次化的版圖規(guī)劃來進行改進，這個位于綜合與布局布線之間的設計步驟減小了設計交互的數(shù)目和長度。迫切想要減少設計周期和達到性能目標的FPGA設計者正在采用這些ASIC風格的設計技術，以便能夠最大程度地解決這些復雜問題。

　　ASIC風格的設計方法為設計者提供了設計的早期分析和規(guī)劃能力，以便最大化性能并避免冗長、重復的設計交互。它還提供了強大的增量式、模塊化設計能力來適應例行的設計更改以及簡化跨越多個設計的知識產(chǎn)權（IP）復用。

　　ASIC風格的設計方法提供了在設計早期完成最終設計表示法的能力，它避免了潛在的實現(xiàn)問題。這為設計者提供了直觀的反饋，這樣，設計者能夠在問題出現(xiàn)之前看到并校正諸如布線擁賽一類的問題。設計者可以重新安排設計塊或物理層次以便減輕擁塞，并減小長的互連，從而獲得更高的性能。這樣的方法也可以減少整體的布局布線時間，并縮短例行設計更改或工程改動要求（ECO）。

　　為了實現(xiàn)ASIC風格的設計方法，設計者首先產(chǎn)生主要設計塊的物理層次。產(chǎn)生層次塊而不是展平設計的好處是加快ECO時間。當必須進行設計更改時，交互時間較短，芯片的整體時序可以保持相對穩(wěn)定。設計者僅僅需要對更改的塊進行快速的布局布線。

　　某些塊比其他塊的時序更為關鍵。設計者可以在布局布線之前通過對設計運行靜態(tài)時序分析來確定這些關鍵塊。時序報告顯示哪一個設計塊可能不能滿足時序要求。

　　報告還可以區(qū)分時序問題是由于長的邏輯鏈還是由于長的互連延時。設計者可以修改版圖規(guī)劃來解決與互連延時相關的問題，或者重新綜合來解決邏輯相關的時序問題。版圖規(guī)劃上顯示的連接性分析還可以顯示邏輯塊間的互連密度，可以識別潛在的布線擁塞面積。

　　使用ASIC風格的方法，設計者能夠獨立于邏輯層次來處理物理層次。通常，這對于最大化性能、利用率或其它設計目標是必要的。為了減輕時序問題，設計者可以通過重新安排或分割邏輯塊以修改版圖規(guī)劃。

　　在布局布線之后，設計者可以調(diào)整設計來解決任何遺留的時序問題。使用原理圖視圖作為指南，設計者可以選擇關鍵路徑邏輯并把它們放到一個小塊當中，并通過減小互連距離來消除時序問題。作為選擇，設計者可以在版圖規(guī)劃中簡單地移動關鍵路徑邏輯來縮短互連距離。

　　ASIC風格的設計方法還能夠鼓勵團隊化設計方法。一個典型的FPGA設計是通過單用戶流實現(xiàn)，而ASIC風格的設計方法則基于塊的工作流實現(xiàn)，這是一種多用戶方法，使用一個“分割”策略來減少布局布線時間?；蛘?，一個設計者可以改變一個塊而保留設計的其它部分。

　　項目團隊能夠更容易地固定芯片的個體面積，就像片上系統(tǒng)（SoC）設計團隊所作的那樣。這種設計方法使得設計者能夠在設計的早期更好地處理物理塊屬性，例如利用率、互連性、以及功耗。

　　使用IP塊使得FPGA項目團隊能夠在下一代產(chǎn)品中快速地繼續(xù)成功的設計，因為他們不再需要每次都重新進行設計。

　　FPGA的復雜性已經(jīng)足夠服務于廣泛的應用。不幸的是，這種復雜性也帶來了一些以前在ASIC設計中大家熟悉的問題。通過采用ASIC風格的設計方法能夠減輕這些問題，使得設計者能夠更快速地實現(xiàn)和維護設計收斂。

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