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案例3. 當(dāng)收到en1=1時(shí)，dout產(chǎn)生3個(gè)時(shí)鐘周期的高電平脈沖；當(dāng)收到en2==1時(shí)，dout產(chǎn)生2個(gè)周期的高電平脈沖。
上面波形圖顯示了描述的功能。第3個(gè)時(shí)鐘上升沿收到en1==1，所以dout變1并且持續(xù)3個(gè)時(shí)鐘周期；在第9個(gè)時(shí)鐘上升沿看到en2==1，所以dout變1并且持續(xù)2個(gè)時(shí)鐘周期。注意，en1==1和en2==1的出現(xiàn)是沒有順序的。
有讀者可能會(huì)問，如果en1==1和en2==1同時(shí)出現(xiàn)，或者說在dout==1期間，出現(xiàn)了en1==1或者en2==1，該怎么辦？請(qǐng)不要考慮這種情況，本案例假設(shè)永遠(yuǎn)不會(huì)出現(xiàn)該情況。明德?lián)P在模塊劃分規(guī)范時(shí)，會(huì)要求各個(gè)模塊之間配合清楚。否則每個(gè)模塊都要處理所有情況，那就相當(dāng)復(fù)雜了。
看到大于1的數(shù)字，就知道要計(jì)數(shù)。推薦的計(jì)數(shù)方式如下：
計(jì)數(shù)器cnt都是計(jì)算dout==1的個(gè)數(shù)。不要考慮使用2個(gè)計(jì)數(shù)器來分別計(jì)數(shù)en1和en2的情況，這是因?yàn)榧词褂昧?個(gè)計(jì)數(shù)器，這2個(gè)計(jì)數(shù)器都不是同時(shí)在計(jì)數(shù)的，不同時(shí)計(jì)數(shù)就說明可以合并。
在確認(rèn)計(jì)數(shù)器數(shù)多少個(gè)時(shí)，我們遇到了問題。因?yàn)檫@個(gè)計(jì)數(shù)器有時(shí)候數(shù)到3個(gè)就清零（en1==1觸發(fā)的波形），有時(shí)候數(shù)到2個(gè)就清零（en2==1觸發(fā)的波形）。此時(shí)，我們建議你用變量x代替，即數(shù) 到x個(gè)。注意，verilog是沒有變量的概念的，這個(gè)變量，是明德?lián)P提出的一個(gè)設(shè)計(jì)概念，x本質(zhì)上還是一個(gè)信號(hào)。
引入變量有什么用呢？設(shè)計(jì)計(jì)數(shù)器時(shí)就方便了，該計(jì)數(shù)器加1條件是dout==1，數(shù)x個(gè)就結(jié)束，因此代碼如下：
甚至我們還可以寫出dout的代碼，dout變1的條件是：en1==1或者en2==1；變0的條件是：計(jì)數(shù)器數(shù)完了。所以代碼如下：
我們?cè)僭O(shè)計(jì)一下變量x，我們知道計(jì)數(shù)器en1==1觸發(fā)的時(shí)候數(shù)3個(gè)就清零，en2==1觸發(fā)的時(shí)候數(shù)到2個(gè)就清零，為此增加一個(gè)信號(hào)flag_sel來區(qū)分這兩種情況，flag_sel==0表示是en1==1觸發(fā)的，flag_sel==1表示是en2==1觸發(fā)的，波形如下：
flag_sel變0的條件是遇到en1==1，flag_sel變1的條件是遇到en2==1，為此flag_sel的代碼如下。
有了flag_sel，我們就好區(qū)分x的值了。flag_sel為0時(shí)，x為3（數(shù)3個(gè)清零）；flag_sel為1時(shí)，x為2（數(shù)2個(gè)清零），此時(shí)要用組合邏輯設(shè)計(jì)x，不然會(huì)出錯(cuò)的。代碼如下：
至此，本工程的主體程序已經(jīng)設(shè)計(jì)完畢，本題，我們使用了變量x，這是明德?lián)P的至簡(jiǎn)設(shè)計(jì)方法中的變量法。
將module的名稱定義為my_ex3。并且我們已經(jīng)知道該模塊有5個(gè)信號(hào)：clk、rst_n、en1、en2和dout。為此，代碼如下：
其中clk、rst_n、en1和en2是輸入信號(hào)，dout是輸出信號(hào)，并且5個(gè)信號(hào)都是1比特的，根據(jù)這些信息，我們補(bǔ)充輸入輸出端口定義。代碼如下：
接下來定義信號(hào)類型。
cnt是用always產(chǎn)生的信號(hào)，因此類型為reg。cnt計(jì)數(shù)的最大值為2，需要用2根線表示，即位寬是2位。add_cnt和end_cnt都是用assign方式設(shè)計(jì)的，因此類型為wire。并且其值是0或者1，1個(gè)線表示即可。因此代碼如下：
dout是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
flag_sel是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
x是用always方式設(shè)計(jì)的，因此類型為reg，并且其值最大為3，用2根線表示即可。因此代碼如下：
至此，整個(gè)代碼的設(shè)計(jì)工作已經(jīng)完成。整體代碼如下：
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28
module my_ex3(
clk ,
rst_n ,
en1 ,
en2 ,
dout
);
input clk ;
input rst_n ;
input en1 ;
input en2 ;
output dout ;
reg [ 1:0] cnt ;
wire add_cnt ;
wire end_cnt ;
reg dout ;
reg flag_sel ;
reg [ 1:0] x ;
always @(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt <= 0;
end
else if(add_cnt)begin
if(end_cnt)
cnt <= 0;
else
cnt <= cnt + 1;
end
end
assign add_cnt = dout==1;
assign end_cnt = add_cnt && cnt==x-1 ;
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
dout <= 0;
end
else if(en1==1 || en2==1)begin
dout <= 1;
end
else if(end_cnt)begin
dout <= 0;
end
end
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
flag_sel <= 0;
end
else if(en2==1)begin
flag_sel <= 1;
end
else if(en1==1)begin
flag_sel <= 0;
end
end
always @(*)begin
if(flag_sel==0)
x = 3;
else
x = 2;
end
endmodule
總結(jié)：設(shè)計(jì)時(shí)，我們不要受具體數(shù)字的影響，而是仔細(xì)識(shí)別信號(hào)的一致性動(dòng)作，然后利用變量法來設(shè)計(jì)。這樣就能設(shè)計(jì)出精妙的代碼。
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