掌握采用可編程邏輯器件實(shí)現(xiàn)數(shù)字電路與系統(tǒng)的方法程 ；

　　掌握采用Xilinx_ISE軟件開(kāi)發(fā)可編程器件的過(guò)程；

　　掌握Verilog HDL描述數(shù)字邏輯電路與系統(tǒng)的方法；

　　掌握分層次、分模塊的電路設(shè)計(jì)方法，熟悉使用可編程器件實(shí)現(xiàn)數(shù)字系統(tǒng)的一般步驟。

　　Xilinx_ISE軟件使用與Digilentt Basys2實(shí)驗(yàn)系統(tǒng)介紹

　　使用verilog語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)---流水燈實(shí)驗(yàn)（舉例）

　　使用verilog語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)---模六十計(jì)數(shù)器

　　功能要求：

　　利用實(shí)驗(yàn)板實(shí)現(xiàn)模六十計(jì)數(shù)，即0-1-2-3-4-…59-0-1…，并在Basys2實(shí)驗(yàn)板的AN0與（LD3~LD0）上顯示。

　　設(shè)計(jì)步驟與要求：

　　1） 計(jì)算并說(shuō)明采用Basys2實(shí)驗(yàn)板時(shí)鐘50MHz實(shí)現(xiàn)系統(tǒng)功能的基本原理。

　　2） 在Xilinx ISE13.1 軟件中，編寫(xiě)輸入所設(shè)計(jì)的源程序文件。

　　3） 對(duì)源程序進(jìn)行編譯及仿真分析（注意合理設(shè)置，以便能夠在驗(yàn)證邏輯的基礎(chǔ)上盡快得出仿真結(jié)果）。

　　4） 輸入管腳約束文件，對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行編譯與邏輯綜合，生成下載所需.bit類(lèi)型文件。

　　5） 在Basys2實(shí)驗(yàn)板上下載所生成的.bit文件，觀察驗(yàn)證所設(shè)計(jì)的電路功能。