端口整合模塊

　　端口 A，B和K為通用I/O接口

　　端口 E 整合了IRQ，XIRQ中斷輸入

　　端口 T 整合了1個(gè)定時(shí)模塊

　　端口 S 整合了2個(gè)SCI模塊和1個(gè)SPI模塊

　　端口 M 整合了1個(gè)MSCAN

　　端口 P 整合了 PWM 模塊，同時(shí)可用作外部中斷源輸入

　　端口 H 和 J 為通用I/O接口，同時(shí)可用作外部中斷源輸入

　　端口 AD 整合了1個(gè)16位通道ATD模塊

　　大部分I/O引腳可由相應(yīng)的寄存器位來配置選擇數(shù)據(jù)方向、驅(qū)動(dòng)能力，使能上拉或下拉式裝置。當(dāng)用作通用 IO 口時(shí)，所有的端口都有數(shù)據(jù)寄存器和數(shù)據(jù)方向寄存器。對(duì)于端口T， S， M， P， H， 和 J 有基于每個(gè)針腳的上拉和下拉控制寄存器。

　　對(duì)于端口 AD 有基于每個(gè)針腳的上拉寄存器。對(duì)于端口A、B、E 和 K，有一個(gè)基于端口的上拉控制寄存器。對(duì)于端口T， S， M， P， H， J， 和 AD，有基于每個(gè)針腳的降額輸出驅(qū)動(dòng)控制寄存器。對(duì)于端口A， B， E， 和 K， 有一個(gè)基于端口的降額輸出驅(qū)動(dòng)控制寄存器。對(duì)于端口S、M，有漏極開路（線或）控制寄存器。對(duì)于端口P、H 和 J， 有基于每個(gè)針腳的中斷標(biāo)志寄存器。純通用IO端口共計(jì)有41個(gè)，分別是： PA［7:0］ PB［7:0］ PE［6:5］ PE［3:2］ PK［7，5:0］ PM［7:6］ PH［7:0］ （帶中斷輸入） PJ［7:6］ （帶中斷輸入） PJ［1:0］ （帶中斷輸入）

　　XS128具有8位8通道的PWM，相鄰的兩個(gè)通道可以級(jí)聯(lián)組成16 位的通道。

　　PWME： PWM通道使能寄存器。PWMEx=1將立即使能該通道PWM波形輸出。若兩個(gè)通道級(jí)聯(lián)組成一個(gè)16位通道，則低位通道（通道數(shù)大的）的使能寄存器成為該級(jí)聯(lián)通道的使能寄存器，高位通道（通道數(shù)小的）的使能寄存器和高位的波形輸出是無效的。

　　PWMPOL： PWM極性寄存器。PPOLx=1，則該通道的周期初始輸出為高電平，達(dá)到占空比后變?yōu)榈碗娖?；相反，若PPOLx=0，則初始輸出為低電平，達(dá)到占空比后變?yōu)楦唠娖健?/p>

　　PWMCLK：

　　WM時(shí)鐘源選擇寄存器。0、1、4、5通道，PCLKx=0使用 Clock A，PCLKx=1使用Clock SA；2、3、6、7通道，PCLKx=0 使用Clock B，PCLKx=1使用Clock SB。 Clock A、Clock B由下面的PWMPRCLK設(shè)置。

　　PWMPRCLK： PWM預(yù)分頻時(shí)鐘源選擇寄存器。 控制Clock A、Clock B的值。

　　PWM通道計(jì)數(shù)寄存器。 每個(gè)通道都有一個(gè)獨(dú)立的8位計(jì)數(shù)器，其計(jì)數(shù)速率由所選擇的時(shí)鐘源決定。計(jì)數(shù)器的值可以隨時(shí)讀取而不影響計(jì)數(shù)器運(yùn)行，也不影響PWM波形輸出。在左對(duì)齊模式時(shí)，計(jì)數(shù)器從0計(jì)數(shù)至周期寄存器的值減1；在中心對(duì)齊模式，計(jì)數(shù)器從0計(jì)數(shù)至周期寄存器的值，然后再倒計(jì)數(shù)至0。向計(jì)數(shù)器寫入任何值都將導(dǎo)致計(jì)數(shù)器復(fù)位至0、計(jì)數(shù)方向重置為向上。在有效周期末，計(jì)數(shù)器同樣會(huì)被清零。只有當(dāng)通道使能時(shí)計(jì)數(shù)器才進(jìn)行計(jì)數(shù)。改變計(jì)數(shù)器的值應(yīng)該在該通道禁止時(shí)進(jìn)行。若某個(gè)通道正在執(zhí)行PWM功能，使用PWMEx=0禁止該通道，則該通道的計(jì)數(shù)器將“凍結(jié)”，下次使能該通道時(shí)，計(jì)數(shù)器將接著上次停止的地方繼續(xù)計(jì)數(shù)，而不是重新從0開始。若要開始一個(gè)新的PWM脈沖波形，則應(yīng)在使能前寫一次計(jì)數(shù)器。