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電子發(fā)燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>DLL在FPGA時鐘設計中的應用

DLL在FPGA時鐘設計中的應用

2009-11-01 | rar | 444 | 次下載 | 5積分

資料介紹

DLL在FPGA時鐘設計中的應用:在ISE集成開發(fā)環(huán)境中,用硬件描述語言對FPGA 的內部資源DLL等直接例化,實現其消除時鐘的相位偏差、倍頻和分頻的功能。時鐘電路是FPGA開發(fā)板設計中的重要組成部分,若超過50 MHz就要考慮傳輸線和信號的完整性問題,利用DLL實現外部時鐘的片內管理,可簡化外部時鐘電路和PCB板的設計。
關鍵詞:時鐘;現場可編程門陣列;延遲鎖相環(huán)

1985年,Xilinx推出第一款FPGA(Field Programmable Gate Array),只包括2個器件和支持布局布線的設計工具[1]。此后,FPGA的發(fā)展非常快,時鐘頻率從不到十兆赫茲提高到幾百兆赫茲。隨著FPGA尺寸的增加,芯片上時鐘的分布質量就變得越來越重要。時鐘相位差和時鐘延遲嚴重影響設備的性能,在大的設備中,用傳統(tǒng)的時鐘網絡控制時鐘相位差和時鐘延遲變得十分困難。在FPGA設計中,延遲鎖相環(huán)DLL(Delay-Locked Loop)是一種很好的資源,可實現對時鐘的零延時或倍頻、分頻輸出,特別是較高頻率的時候,可以簡化FPGA的設計。Xilinx公司在Virtex—E、Spartan—II和Spartan—IIE系列芯片中,一直采用DLL技術進行內部時鐘控制。時鐘的設計和使用是非常重要的,采用可靠的時鐘是保證設計可靠性的重要
前提。

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