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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>高速并行RS編解碼器

      高速并行RS編解碼器

      2010-12-22 | rar | 504 | 次下載 | 5積分

      資料介紹

      采用多路復(fù)用流水線的思想，設(shè)計(jì)基于FPGA仿真測(cè)試的RS編解碼的改進(jìn)IBM算法，使用Verilog硬件編程語(yǔ)言實(shí)現(xiàn)，進(jìn)一步提高RS編解碼器的運(yùn)行速度及糾錯(cuò)能力，擴(kuò)大應(yīng)用范圍。系統(tǒng)設(shè)計(jì)的時(shí)序仿真表明解碼器8路復(fù)用后的數(shù)據(jù)率高達(dá)116.65 b/s，最大糾錯(cuò)能力為7字節(jié)/204字節(jié)，達(dá)到良好效果。
      Abstract:
      ?In order to raise RS codec running speed and the ability of error correcting,expand its application,an improved IBM algorithm of RS codec based on FPGA emulational test is designed.And it adopts pipeline and multiplexing technology. The timing simulatiom of this design indicates that the processing speed of the impoved decoder can reach 116.65bps with a maximum error correcting ratio of 7/204 bytes when the multiplexing number is 8.
      高速并行
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