Synplify /Synplify Pro簡介
綜合工具在FPGA的設(shè)計(jì)中非常重要，類似于C語言的編譯器將C語言翻譯成機(jī)器能執(zhí)行的代碼，綜合工具將HDL描述的語句轉(zhuǎn)換為EDA工具可以識別的格式（EDF格式），對于Synplify，還可以將設(shè)計(jì)映射到具體的FPGA器件，即用選定的FPGA型號中的資源來實(shí)現(xiàn)我們的設(shè)計(jì)。對于使用ISE工具的讀者，也許并沒有意識到綜合的重要性，在ISE中已經(jīng)集成了綜合工具XST，如圖9-1所示，在設(shè)計(jì)實(shí)現(xiàn)中點(diǎn)幾下鼠標(biāo)就可以實(shí)現(xiàn)設(shè)計(jì)的綜合以及實(shí)現(xiàn)。但對于高級用戶來說，需要對綜合中的一些選項(xiàng)進(jìn)行設(shè)置，這時候可以在圖9-1中的Synthesize-XST上點(diǎn)擊右鍵，選擇Properties進(jìn)行一些選項(xiàng)的設(shè)置。在ISE6.1中點(diǎn)擊Edit->Preference，選擇Integrated Tools，會出現(xiàn)如圖9-2所示的設(shè)置第三方工具的窗口，雖然ISE6.1中可以設(shè)置第三方工具，但在設(shè)計(jì)流程中并沒有體現(xiàn)到這一點(diǎn)。Synplify /Synplify Pro是Synplicity公司出品的綜合工具，該工具支持的大多數(shù)半導(dǎo)體廠商的FPGA，在實(shí)際應(yīng)用中，我們可以使用Synplify對設(shè)計(jì)進(jìn)行綜合得到EDIF網(wǎng)表文件，再在ISE中引入網(wǎng)表文件進(jìn)行布局布線就可以實(shí)現(xiàn)我們的設(shè)計(jì)了。