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FPGA 設(shè)計不再像過去一樣只是作為“膠連邏輯 (Gluelogic)”了，由于其復(fù)雜度逐年增加，通常還會集成極富挑戰(zhàn)性的 IP 核，如 PCI Express? 核等。新型設(shè)計中的復(fù)雜模塊即便不作任何改變也會在滿足 QoR(qualityof-result) 要求方面遇到一些困難。保留這些模塊的時序非常耗時，既讓人感到頭疼，往往還徒勞無功。設(shè)計保存流程可以幫助客戶解決這一難題，既可以讓他們滿足設(shè)計中關(guān)鍵模塊的時序要求，又能在今后重用實(shí)現(xiàn)的結(jié)果，從而顯著減少時序收斂過程中的運(yùn)行次數(shù)。
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