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基于FPGA的高階大位寬超聲相控陣濾波器設計_馬駿
在大型超聲相控陣無損檢測系統(tǒng)的研制過程中, 為了降低 回波信號噪聲,對不同通道信號進行精確延時,要利用對稱有限 沖激響應濾波器的線性相位特性, 針對超聲波陣元的頻率特性 設計內(nèi)插、全通延遲和帶通濾波器,濾波器的系數(shù)可以通過軟件 配置以適應不同的應用場合。由數(shù)字信號處理理論可知,單位樣 值響應長度為 N 的 FIR 一次濾波過程需要做 N 次有符號數(shù)的 乘法運算和 N-1 次加法運算。某型超聲相控陣中同時對多個孔 徑進行處理,濾波器乘加運算速率高達 1.6G/s。如果采用 DSP 處 理器,會帶來系統(tǒng)成本高,硬件復雜,對代碼效率要求高等問題。 而 FPGA 由于其易于現(xiàn)場編程, 包含多個分布式乘加器資源等 優(yōu)勢,在超聲信號處理中得到了廣泛的應用。這種方式不僅性能 能夠達到要求,而且方便與整個信號鏈集成。
在大型超聲相控陣無損檢測系統(tǒng)的研制過程中, 為了降低 回波信號噪聲,對不同通道信號進行精確延時,要利用對稱有限 沖激響應濾波器的線性相位特性, 針對超聲波陣元的頻率特性 設計內(nèi)插、全通延遲和帶通濾波器,濾波器的系數(shù)可以通過軟件 配置以適應不同的應用場合。由數(shù)字信號處理理論可知,單位樣 值響應長度為 N 的 FIR 一次濾波過程需要做 N 次有符號數(shù)的 乘法運算和 N-1 次加法運算。某型超聲相控陣中同時對多個孔 徑進行處理,濾波器乘加運算速率高達 1.6G/s。如果采用 DSP 處 理器,會帶來系統(tǒng)成本高,硬件復雜,對代碼效率要求高等問題。 而 FPGA 由于其易于現(xiàn)場編程, 包含多個分布式乘加器資源等 優(yōu)勢,在超聲信號處理中得到了廣泛的應用。這種方式不僅性能 能夠達到要求,而且方便與整個信號鏈集成。
FPGA
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