DSP正在成為一種幾乎無處不在的技術(shù)，不僅應(yīng)用在眾多消費電子、汽車與電話產(chǎn)品中，而且也進(jìn)入越來越先進(jìn)的設(shè)備。
　　諸如無線基站、雷達(dá)信號處理、指紋識別以及軟件無線電等應(yīng)用都要求極高的處理能力。這些新類型的高性能DSP應(yīng)用推動獨立處理器的性能走高，而為了提升性能，硬件解決方案也在不斷發(fā)展。
　　在90年代初，設(shè)計者面臨的挑戰(zhàn)是，如何采用多個處理器以匯聚更多的處理能力，從而滿足他們的性能要求。但是在協(xié)調(diào)多個處理器的功能時，系統(tǒng)級設(shè)計變得極為困難，更不用說這種方法既昂貴又浪費資源。
　　當(dāng)?shù)谝环N實現(xiàn)DSP的FPGA出現(xiàn)時，DSP設(shè)計者開始利用這種器件來支援處理器的能力。在這種方法中，F(xiàn)PGA通過加速DSP算法的關(guān)鍵部分（這對性能至關(guān)重要），可以補充處理器的不足。
　　今天的專用FPGA，如Xilinx公司的Virtex 4或Altera公司的Stratix II等蘊藏著巨大的潛力，可通過并行化來提高性能。的確，DSP專用FPGA技術(shù)已顯示出可提供比其它實現(xiàn)方案高100倍的性能優(yōu)勢（表1）。
　　圖1：FPGA提供100倍于DSP的
　　MACOPS（每秒乘/加運算數(shù)）。MACOPS是
　　時鐘頻率與乘法器個數(shù)的乘積。
　　因此，在FPGA中包含一顆標(biāo)準(zhǔn)DSP的情況變得越來越普遍，而且預(yù)計以此種方式來使用FPGA的設(shè)計將迅速增加。
　　
　　設(shè)計挑戰(zhàn)
　　不過，伴隨著這種強大的硬件能力，設(shè)計者面臨如何有效實現(xiàn)這些基于FPGA的DSP系統(tǒng)的問題。這種大型的復(fù)雜設(shè)計對傳統(tǒng)的 DSP設(shè)計方法提出了挑戰(zhàn)。這在很大程度上是因為以下事實，即在DSP應(yīng)用中，傳統(tǒng)的FPGA設(shè)計流程沒有充分利用一個高效設(shè)計流程的兩個關(guān)鍵要素：綜合技術(shù)與可移植IP。
　　那些利用綜合技術(shù)來設(shè)計ASIC的人都很清楚綜合技術(shù)的優(yōu)勢。對基于FPGA的DSP來說，該技術(shù)是關(guān)鍵，它使設(shè)計進(jìn)入處于高級的抽象水平并能自動探索面積與性能之間的折衷?？焖僭O(shè)計進(jìn)入與高抽象水平及自動化的結(jié)合，不僅能提供單一的設(shè)計示例，而且還能提供各種可供選擇的實現(xiàn)結(jié)果。
　　對于性能優(yōu)先于面積的應(yīng)用來說，它可能需要包含數(shù)百個乘法器的實現(xiàn)方案。這種方法將具有很快的速度，但也會消耗大量硅片面積。同樣，對于那些對面積更敏感的應(yīng)用來說，實現(xiàn)方案應(yīng)使用性能較低、數(shù)量較少的乘法器，以得到占位面積更小的結(jié)果。這些類型的折衷對基于FPGA的高級 DSP的開發(fā)來說至關(guān)重要，因而要求有功能強大的工具。
　　高效DSP開發(fā)的另一個關(guān)鍵要素是擁有恰當(dāng)?shù)臉?gòu)建模塊或IP。適合于這些應(yīng)用的IP具有兩個主要屬性：可擴展性與可移植性。
　　與適用性相對較低的同類IP相比，可擴展IP使設(shè)計者無需犧牲效率即能構(gòu)建定制IP功能。新功能模塊是高效的，因為在后續(xù)的綜合過程中，未用的或不必要的部分將被優(yōu)化掉。
　　可移植性也能保證效率。DSP設(shè)計者必須能在設(shè)計出算法以后，無需進(jìn)行修改即可在任何FPGA供應(yīng)商的產(chǎn)品上運行它們。這種可移植性將提供極大的效率與自由度，以方便選擇一種最佳實現(xiàn)方案。
　　DSP驗證也構(gòu)成挑戰(zhàn)。當(dāng)驗證DSP時，信號調(diào)試與分析變得更復(fù)雜，并不僅僅限于檢查時域、頻域曲線及散布圖。由于數(shù)字信號的特征取決于其采樣時間和離散幅度，DSP驗證工具必須能有效定義及操作多速率DSP應(yīng)用中的時間。
　　此外，它們還必須易于從全精度浮點仿真轉(zhuǎn)換到有限字長定點仿真。同時，它們還需要一種用于對DSP算法進(jìn)行建模的語言，包括對時間、定點資源與并行性等概念的本地支持。