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LVDS在FPGA中的使用教程之ALTLVDS TX核外部PLL模式調(diào)試

2020-12-30 | rar | 0.36 MB | 次下載 | 免費(fèi)

資料介紹

  lvds連載4博文中,使用的是lvds核調(diào)用PLL的方式,這樣一組lvds發(fā)送端口需要一個(gè)PLL,比較浪費(fèi)資源。其實(shí)在使用ALTLVDS核時(shí),還可以使用External PLL(外部pll),使用外部pll,不僅可以節(jié)省一個(gè)PLL,還可以減少邏輯資源的使用。

  下面來說說調(diào)用ALTLVDS_TX核時(shí),怎么使用外部PLL。與轉(zhuǎn)載4相同,還是5個(gè)通道,每個(gè)通道對(duì)應(yīng)7個(gè)解串因子,勾上Use external PLL框,后面Frequency/PLL settings不需要設(shè)置,從下圖資源消耗可以看出,使用外部PLL,相對(duì)于調(diào)用PLL來說,使用更少的reg(198個(gè))。

FPGA pll lvds
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