我在2015年底到2016年初的時候，使用7 Series FPGA Transceivers完成了TS流數(shù)據(jù)的傳輸，當時使用的傳輸速度為3.125G，SerDes選取的是8b/10b編碼方式，到最后速度提升到6.25G。均已獲得完好的傳輸效果。不過當時因為項目緊張，對于SerDes的學習不那么深入，再隨著兩年時間已經(jīng)將當時所學習的知識忘記了好大部分。

　　在前兩天又需要對當時的項目進行一些小的修改，修改完成后發(fā)現(xiàn)了2012年發(fā)表的一篇文章對SerDes進行了特別詳細的解釋，為了查閱和學習方便，特將該文章轉(zhuǎn)載在我的博客中。原文章地址為：點擊打開鏈接

　　首先對作者表示非常深厚的感謝，如有侵權(quán)，請私信說明。其次，本篇文章雖為轉(zhuǎn)載，并非簡單的復制粘貼，并且我會根據(jù)自己的工作經(jīng)驗，以及對SerDes的理解對某些部分相加說明。最后，雖然這篇文章距現(xiàn)在已經(jīng)過去整整五年，但是依然是普通FPGA工程師的SerDes入門需讀的文章之一。

　　理解SerDes

　　FPGA發(fā)展到今天，SerDes（Serializer-Deserializer）基本上是器件的標配了。從PCI發(fā)展到PCI-E，從ATA發(fā)展到SATA，從并行ADC接口到JESD204，從RIO到Serial RIO……等等，都是在借助SerDes來提高數(shù)據(jù)傳輸?shù)男阅?。SerDes是非常復雜的數(shù)?；旌显O(shè)計，用戶手冊的內(nèi)容只是描述了相對粗略的概念以及使用方法，并不能完全解釋SerDes是怎么工作的。在使用SerDes的過程中，設(shè)計者有太多的疑惑：為什么在傳輸?shù)倪^程中沒有時鐘信號？什么是加重和均衡？抖動和誤碼是什么關(guān)系？各種抖動之間有什么關(guān)系？時鐘怎么恢復？等等這些問題，如果設(shè)計者能夠完全理解這些問題，那么對于SerDes的開發(fā)也不再是難事。本文試著從一個SerDes用戶的角度來理解SerDes是怎么設(shè)計的。

　　SerDes的價值

　　并行總線接口

　　在芯片之間的數(shù)據(jù)傳輸，最早的時候是以串行傳輸?shù)姆绞酵瓿傻?，但隨著數(shù)據(jù)量的越來越大，串行數(shù)據(jù)傳輸?shù)娜秉c變得特別明顯：速率太低。所以芯片設(shè)計者就想著增加數(shù)據(jù)傳輸?shù)奈粚?，用并行的方式傳輸?shù)據(jù)，這樣相對于串行傳輸就有更高的傳輸速率。芯片之間的互聯(lián)通古系統(tǒng)同步或者源同步的并行接口傳輸數(shù)據(jù)。圖1.1演示了系統(tǒng)同步和源同步并行接口。