可編程邏輯器件應(yīng)用設(shè)計(jì)技巧100問：1． 么是.scf？
答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建.
2． 用Altera_Cpld作了一個(gè)186（主CPU）控制sdram的控制接口, 發(fā)現(xiàn)問題：要使得sdram讀寫正確, 必須把186(主CPU)的clk送給sdram, 而不能把clk經(jīng)cpld的延時(shí)送給sdram. 兩者相差僅僅4ns. 而時(shí)序通過邏輯分析儀測(cè)試沒有問題. 此程序在xilinx器件上沒有問題. 這是怎么回事？
答：建議將所有控制和時(shí)鐘信號(hào)都從PLD輸出, 因?yàn)镾DRAM對(duì)時(shí)鐘偏移(clock skew)很敏感, 而Altera的器件PLL允許對(duì)時(shí)鐘頻率和相位都進(jìn)行完全控制. 因此, 對(duì)于所有使用SDRAM的設(shè)計(jì), Altera的器件PLL必須生成SDRAM時(shí)鐘信號(hào).
要利用SDRAM作為數(shù)據(jù)或程序存儲(chǔ)地址來完成設(shè)計(jì), 是采用MegaWizard還是Plug-In Manager來將一個(gè)PLL在采用Quartus II軟件的設(shè)計(jì)中的頂層示例？可以選擇創(chuàng)建一個(gè)新的megafuntion變量, 然后在Plug-In manager中創(chuàng)建ALTCLKLOCK(I/P菜單)變量. 可以將PLL設(shè)置成多個(gè), 或是將輸入劃分開來, 以適應(yīng)設(shè)計(jì)需求. 一旦軟件生成PLL, 將其在設(shè)計(jì)中示例, 并使用PLL的“Clock”輸出以驅(qū)動(dòng)CPU時(shí)鐘輸入和輸出IP引腳.
3． 在max7000系列中, 只允許有兩個(gè)輸出使能信號(hào), 可在設(shè)計(jì)中卻存在三個(gè), 每次編譯時(shí)出現(xiàn)“device need too many [3/2] output enable signal”. 如果不更換器件（使用的是max7064lc68）. 如何解決這個(gè)問題？
答：Each of these unique output enables may control a large number of tri-stated signals. For example, you may have 16 bidirectional I/O pins. Each of these pins require an output enable signal. If you group the signals into a 16-bit bus, you can use one output enable to control all of the signals instead of an individual output enable for each signal. （參考譯文：這兩個(gè)獨(dú)特的輸出使能中每個(gè)都可能控制大量三相信號(hào). 例如, 可能有16個(gè)雙向I/O引腳. 每個(gè)引腳需要一個(gè)輸出使能信號(hào). 如果將這些信號(hào)一起分組到一個(gè)16位總線, 就可以使用一個(gè)輸出使能控制所有信號(hào), 而不用每個(gè)信號(hào)一個(gè)輸出使能. ）