DFT 是一種在設計階段將可測試性置入集成電路 （IC） 的方法，可以降低測試成本并提高制造良率，多年來以不同方式得到廣泛應用。Ad-hoc 和結構化這兩種方法能夠有效地檢測出電路中所有的故障，減少測試開發(fā)相關的成本和時間，以及減少測試制造芯片所需的實際時間。
　　Scan 和 MBIST 是兩種最常用的 DFT 工具，在功能驗證后可插入到設計中。這些工具絕對物有所值，因為在制造完成后，通過測試大量芯片是否存在制造缺陷的成本可能高達制造成本的 40%。此外，它們可以規(guī)避將失效器件推廣到市場的風險，因為召回該批次失效器件的成本遠遠大于在測試工廠發(fā)現該問題的成本，而且容易對商譽產生不可估量的負面影響。
　　但是，片上測試架構（例如掃描鏈、MBIST 結構和壓縮/解壓邏輯）的插入可能影響到其自身的功能正確性。因而必須在植入 DFT 之后執(zhí)行門級設計驗證。然而，如今的設計規(guī)模已涉及數億個邏輯門，完全超過了硬件描述語言 （HDL） 所能達到的性能，使其在應對當前任務時幾乎毫無用處。
　　只有硬件加速仿真能夠驗證各種規(guī)模和復雜芯片的功能。硬件加速仿真的執(zhí)行速度要比軟件仿真高出幾個數量級，例如，硬件加速仿真在數小時內就能完成需要花費約 3 個月時間的設計仿真。
　　新的 DFT“App”可用于硬件加速仿真*，以執(zhí)行一項艱巨的任務——根據既定排程測試植入 DFT 的被測設計 （DUT），這一任務有嚴格的時間規(guī)定，可能沒有多余的浮動時間。它給硬件加速器開發(fā)流程帶來了兩大改變，第一個是編譯流程的改變，第二個是運行時間的變化。
　　首先，包含 Scan 和 MBIST 測試結構的網表與工業(yè)標準 STIL 格式文件一起傳入硬件加速仿真編譯器，包括設計 I/O 配置、時鐘信息和測試向量。
　　編譯器可創(chuàng)建必要的架構，即流量生成器和檢查器，以便從 STIL 文件讀取測試向量，然后將包含 DFT 邏輯的 DUT 門級網表綜合成一個能夠兼容硬件加速仿真的結構化說明中，最后生成 DFT 驗證平臺。測試邏輯還包含了 DUT 輸出的對比機制（圖 1）。
　　
　　圖 1.經 DFT App 修改后的編譯流程。
　　在調取時，設計和驗證平臺映射到硬件加速器中。在運行期間，硬件加速器通過由編譯器創(chuàng)建并在主機 PC 上運行的流量生成器從 STIL 文件讀取測試向量，然后通過驗證平臺應用到合成 DUT 中。檢查器以硬件加速仿真速度比較 DUT 的輸出（圖 2）。