噪聲可以是隨機信號或重復信號，內(nèi)部或外部產(chǎn)生，電壓或電流形式帶或寬帶，高頻或低頻。（在這里，我們將噪聲定義為任何在運放輸出端的無用信號）

噪聲通常包括器件的固有噪聲和外部噪聲，固有噪聲包括：熱噪聲、散彈噪聲和低頻噪聲（1/f噪聲）等；外部的噪聲通常指電源噪聲、空間耦合干擾等，通常通過合理的設計可以避免或減小影響。降低外部噪聲的影響對發(fā)揮低噪聲運放的性能至關重要。

常見外部噪聲源

電源紋波

在全波整流的線性穩(wěn)壓供電的電路中，100Hz紋波是主要的電源噪聲，對于運放電路，100Hz噪聲電平通常要求控制在10nV-100nV（RTI）內(nèi)，這取決于三個因素：運放在100Hz時的電源抑制比（PSRR），穩(wěn)壓器的紋波抑制比及穩(wěn)壓器的輸入濾波電容的大小。

圖1是ADI高壓放大器OP77的PSRR-頻率曲線，可以看出，OP77在100Hz時PSRR大約是76dB，要獲得不大于100nV（RTI）的性能，供電電源的紋波必須小于0.6mV。常用的三端穩(wěn)壓一般能提供大約60dB的紋波抑制能力，在這種情況下，穩(wěn)壓器的輸入濾波電容必須足夠大，以將輸入端的紋波限制在0.6V以下。

電源去耦

典型的串聯(lián)穩(wěn)壓器供電的電源中包含有幅度為150uV，頻率范圍為100Hz-100KHz的噪聲，開關型電源更嚴重，運放的PSRR在高頻時以20dB/Decade的速度降低，通過在電源腳加RC或LC去耦網(wǎng)絡，能濾除大部分噪聲，電路形式如圖3。在使用RC去耦時，應該注意負載電流的變化會導致對電源腳上電壓的調(diào)制。

電源調(diào)整率

任何電源電壓的變化都會引起運放輸入偏置電流的變化，圖1中OP77的PSRR在DC時是126dB（0.5uV/V），電源電壓的變化是一個潛在的低頻噪聲源。在低噪聲運放的應用中，降低電源的紋波和提高電源的調(diào)整率都很重要，電源調(diào)整率不足通常會引起討厭的低頻噪聲。

開關電源

開關電源是一個很嚴重的噪聲源，下圖是典型的開關電源輸出端的電壓波形：

可以看出，噪聲頻譜既包含開關頻率及其諧波成分，還包含開關回路諧振引起的阻尼振蕩的高頻成分，從幾十KHz一直延續(xù)到幾十MHz，而普通的運放在幾百Hz以上時PSRR開始急劇下降，到幾百KHz時幾乎為零，此時，出現(xiàn)在輸出端的電源噪聲將很嚴重。

影響途徑和對策：

除了注意對運放PSRR或CMRR參數(shù)的選擇和加強運放供電去耦（如采用RC去耦）外，在開關電源供電設計中，還應注意如下一些方面：

電源中的噪聲可能通過基準源或PCB的漏電直接耦合到放大器的輸入端。要注意對電壓基準源輸出的濾波，對于PCB漏電，可在信號輸入引線與電源走線間加地線防護；
噪聲可能通過PCB走線之間的分布電容直接耦合到放大器輸入端，造成干擾。在PCB布線時，要注意電源線與弱信號線不要貼近平行走線，線凈距大于線寬的3倍(3W原則)，并在電源線或數(shù)字信號線與模擬小信號線之間加地線隔離；

接地處理不當，噪聲通過公共阻抗影響敏感電路部分。為了防止公共阻抗將電源噪聲引入信號回路，要注意如下幾點：接地上避免帶噪聲的大電流流過前級小信號地;單點接地，電源、模擬、數(shù)字電路分開接地;布板使用地平面層，最小化地線阻抗;開關電源輸出從最后一個濾波電容的地端引出電源地，避免從濾波電感前的電容的地端引出。

開關管漏極開關電壓驅動的位移電流，通過初次級分布電容，次級電路，次級對大地與雜散電容，大地與初級地之間的雜散電容形成環(huán)路，次級模擬電路中流過的共模電流流過不平衡的阻抗轉換成差模，對放大電路造成干擾（如圖6）。共模方式引入的干擾一般為開關噪聲中的高頻分量（數(shù)MHz以上）。

措施主要有如下三點：

* 提供一條從開關電源次級地返回初級地的低阻抗噪聲旁路通道，通常使用1000p~2200p的安規(guī)電容；
* 使用共模扼流圈加強開關電源的輸出的共模濾波；
* 使用隔離技術，最小化回路中的共模電流。

通過空間磁場耦合到具有一定環(huán)路面積的信號回路或地線環(huán)中，造成對信號的影響。另外來自開關電源或市電網(wǎng)絡的高頻干擾可能通過空間雜散電容直接耦合到信號回路。

設計中的考慮包括

* 合理的布局、調(diào)整電感線圈或變壓器放置方向、優(yōu)化布線，減小關鍵信號的回路面積，避免形成地環(huán)路可以減小干擾；
* 雙面或單面板布線，注意信號線和地線，電源線與地線一定要貼近平行走線;使用1000p電容射頻多點接地，可以兼顧EMC和低頻信噪比的需求；
* 對敏感電路加屏蔽，注意屏蔽層連接到被保護信號的參考地；
* 走線設計上注意電源線不要和信號線捆扎在一起。

小結：在運放電路設計中降低電源噪聲的主要措施包括

* 通過去耦、濾波等措施降低電源輸出的紋波和噪聲成分
* 改善設計，提高電源電壓調(diào)整率
* 合理電路結構、考究的PCB布線、合理的走線工藝
* 選擇在敏感噪聲頻段的PSRR或CMRR較高的器件

本文轉自：多角度分析運放電路如何降噪，解決方法都在這里了！

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