摘要：在這個(gè)三年計(jì)劃中，我們將開發(fā)一個(gè)高性能低耗能之嵌入式數(shù)字訊號(hào)處理核心以供通訊及消費(fèi)電子領(lǐng)域之信息家電器使用。我們的目標(biāo)是設(shè)計(jì)一顆每秒10億運(yùn)算以上，而耗電在500mW以下的數(shù)字訊號(hào)處理器。本計(jì)劃共有清大資工系三位教授參與：(1)林永隆負(fù)責(zé)指令集定義，芯片實(shí)作以及DSP硅智產(chǎn)的發(fā)展；(2)李政昆負(fù)責(zé)設(shè)計(jì)3C整合運(yùn)算所需的DSP Compiler及其程序發(fā)展支持環(huán)境；(3)黃婷婷負(fù)責(zé)針對(duì)設(shè)計(jì)一高效能、低功率之可程序DSP處理器時(shí)，相關(guān)之低功率設(shè)計(jì)方法的探討。

在子計(jì)劃一中我們?cè)O(shè)計(jì)一個(gè)以精簡(jiǎn)指令集計(jì)算機(jī)架構(gòu)(RISC-based)為基礎(chǔ)的數(shù)字訊號(hào)處理核心(DSP Core)。設(shè)計(jì)重點(diǎn)在于提供高運(yùn)算能力和提升程序代碼密度。為了提供高運(yùn)算能力，我們的設(shè)計(jì)可以在同一頻率執(zhí)行兩個(gè)指令，并且包括最多八個(gè)運(yùn)算元。另外一方面，我們?cè)O(shè)計(jì)一套高程序碼密度的指令集，同時(shí)我們將高度相關(guān)的數(shù)個(gè)指令結(jié)合為單一指令，以此來(lái)提升程式碼密度。

在子計(jì)劃二中我們針對(duì)高效能DSP編譯器以及DSP程序代碼產(chǎn)生器之最佳化技術(shù)這兩大部分進(jìn)行研究，目的在于發(fā)展一套DSP編譯器能產(chǎn)生高效能低耗電的程序代碼。總體來(lái)說(shuō)，我們已經(jīng)對(duì)高效率低耗能DSP設(shè)計(jì)及相關(guān)編譯器議題得到部分相當(dāng)有效且先進(jìn)的技術(shù)與經(jīng)驗(yàn)，由一些初期實(shí)驗(yàn)的測(cè)試，得知我們研究的方法及結(jié)果確實(shí)對(duì)增進(jìn)3C DSP相關(guān)設(shè)計(jì)的高效能及低耗能有所幫助。我們已將相關(guān)研究成果發(fā)表于國(guó)外學(xué)術(shù)研討會(huì)議上。根據(jù)以上這些成果，我們將可以對(duì)往后的研究進(jìn)行更進(jìn)一步地了解與改良。

子計(jì)劃三著重在DSP處理器之低功率設(shè)計(jì)方法的探討，今年我們提出instruction buffering的架構(gòu)，使得當(dāng)程序執(zhí)行到回路（loop）的部分時(shí)能較為省電。我們的實(shí)驗(yàn)結(jié)果顯示在instruction fetch及instruction decode階段中，我們提出的方法比傳統(tǒng)不包含instruction buffer技術(shù)的電路節(jié)省高達(dá)60%的功率消耗；此外，若考慮instruction buffer技術(shù)以及僅處理最內(nèi)圈loop的架構(gòu)下，也將能節(jié)省高達(dá)40%的功率消耗。