在同步數(shù)字系統(tǒng)中，時(shí)鐘分配網(wǎng)絡(luò)的設(shè)計(jì)直接影響系統(tǒng)的性能。在邏輯設(shè)計(jì)階段，通常將時(shí)鐘信號(hào)作為簡(jiǎn)單的同步控制信號(hào)加以處理，很少涉及時(shí)鐘信號(hào)的物理特性。在實(shí)際的數(shù)字系統(tǒng)物理設(shè)計(jì)實(shí)現(xiàn)中，時(shí)鐘分配網(wǎng)絡(luò)的設(shè)計(jì)規(guī)劃、時(shí)鐘信號(hào)的具體布局、布線方式直接影響系統(tǒng)的性能和可靠性，并直接決定了芯片/系統(tǒng)的功耗。 在數(shù)字系統(tǒng)中，時(shí)鐘信號(hào)具有下述特征：負(fù)載大，連線距離長(zhǎng)，信號(hào)的翻轉(zhuǎn)率高。由于時(shí)鐘信號(hào)通常用來(lái)同步或者控制芯片/系統(tǒng)中的各個(gè)設(shè)計(jì)部分的具體操作，設(shè)計(jì)實(shí)現(xiàn)時(shí)要求時(shí)鐘信號(hào)的波形具有很高的質(zhì)量，即必須干凈和陡峭，時(shí)鐘信號(hào)的翻轉(zhuǎn)時(shí)間短。此外，物理設(shè)計(jì)中對(duì)時(shí)鐘信號(hào)延遲的控制必須特別小L“

　　，因?yàn)闀r(shí)鐘信號(hào)延遲誤差會(huì)直接導(dǎo)致數(shù)據(jù)穿透、數(shù)據(jù)失效的發(fā)生。 本文討論物理設(shè)計(jì)中時(shí)鐘分配網(wǎng)絡(luò)的設(shè)計(jì)技術(shù)，并以高性能 CPU的時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)為例，介紹了高性能CPU的時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)技