熟悉一下數(shù)字電路一些問題，從細節(jié)入手，溫故而知新。

　　什么是同步邏輯和異步邏輯，同步電路和異步電路的區(qū)別是什么？

　　同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。

　　電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點 -- 無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性 -- 因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而 Intel Pentium 4 處理器設計，也開始采用異步電路設計。v 異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO 或 RAM 的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路 （寄存器和各種觸發(fā)器）和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘 CLK，而所有的狀態(tài)變化都是在時鐘的上升沿（或下降沿）完成的。

　　什么是“線與”邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？

　　線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用 oc 門來實現(xiàn)（漏極或者集電極開路），由于不用 oc 門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。（線或則是下拉電阻）

　　什么是 Setup 和 Holdup 時間，setup 和 holdup 時間區(qū)別？

　　Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T 時間到達芯片，這個 T 就是建立時間 -Setup time. 如不滿足 setup time，這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果 hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間（Setup Time）和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么 DFF 將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) stability 的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

　　什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？

　　在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。

　　解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。