在低頻率的時候，導通孔的影響不大。但在高速系列連接中，導通孔會毀了整個系統(tǒng)。

在某些情況下，在3.125Gbps的時候，他們可以采用一個樣子不錯的，寬的孔眼。在5 Gbps的時候?qū)⑺兂梢粋€支柱。了解引起導通孔限制的根本原因是優(yōu)化其設計的以及驗證他們的第一步。

這篇文章將描繪一個簡單的導通孔建模與仿真過程，從中你認識可以得到優(yōu)化設計一些關(guān)鍵點。

你不可能碰巧設計一個能夠工作在2Gbps或更高速率的互連。為了實現(xiàn)目標的數(shù)據(jù)傳輸速率，互連必須優(yōu)化。在許多情況下，導通孔可能成為高速串聯(lián)的終結(jié)，除非導通孔經(jīng)過優(yōu)化，使其影響變小。

差分過孔問題的根源主要來自三方面，90%是通孔根viastub，9%來自通孔，另外1%來自return vias.所謂的導通孔工藝就是解決這三個關(guān)鍵點。

第一步是盡量減少通孔根的長度。作為一個經(jīng)驗法則，通孔根的長度，以密耳為單位，應小于300 mils/BR，Br是Gbps的速率。

第二個步驟是將孔路徑中的穿透部分使其接近線的阻抗，通常為100歐姆。不同導通孔的阻抗差通常都低于100歐姆，因此，在可能的情況下，盡量減少其直徑，增加間距，清孔，增加層上的通孔，并清除所有無用的焊盤。另外，周圍線路阻抗可以減少。通常，即使是65歐姆的阻抗差都將導致小于-1 dB的插入損耗，更別說是在15GHz，100歐姆差的系統(tǒng)中了。

最后，在信號空附近放置相鄰的return vias將有助于控制普通信號在系統(tǒng)中傳輸而產(chǎn)生的信號噪音。對于不同系統(tǒng)，引入return via對于信號質(zhì)量來說并不一定是至關(guān)重要的，雖然這總是一個好習慣。

一旦這些關(guān)鍵點都被優(yōu)化，考慮到真是情況的限制，我們總是有相同的問題，他會正常運作么？在處理導通孔的工程上我做得已經(jīng)夠好了么？

回答這個問題的其中一個方法是建立一個測試設備并進行測量。這是“測試性能”的做法。代價十分高昂，費時間費資源，但最終結(jié)果會是您大大提高產(chǎn)品可靠性的信心。另一種方法是在確定硬件和提交建造之前對最終設計進行仿真。

唯一能精確仿真差分過孔的是使用三維全波電磁場解決器，諸如安捷倫科技和CST所提供的那種。這些工具已經(jīng)被證明十分準確，很容易來解釋那些不同的和共同的影響，包括來自返回路徑的影響，但一般都比較復雜。該工具的S數(shù)表現(xiàn)模塊可以用在許多系統(tǒng)仿真器里面，來預測第一級和第二級影響。這是一個完善的過程。

不過對于某些導通孔結(jié)構(gòu)，差分阻抗特性可以用一個非常簡單模塊取得近似值。用這種方法，分析預制可以縮短到幾分鐘而不是幾小時甚至幾天。它亦可以深入分析導通孔會面臨多少可能的問題，以及對于設計相對重要的特性。所以在高速串聯(lián)中導通孔效應評估的時候，我們總是先使用簡單的模型。相對于投入的精力，回報是巨大的。

首先，差分過孔可以被模擬成一個統(tǒng)一的差分對，具有差分阻抗和介電常數(shù)。它被分成兩個或三個均等的部分，這取決于信號層是如何進入和離開導通孔的。這些部分中唯一的區(qū)別就是其長度。他們都有相同的差分阻抗或奇模阻抗，以及介電常數(shù)。

這兩個導通孔的差分阻抗可以基于twin rods典型阻抗分析模型進行粗略估算。如圖1所示

差分阻抗可以通過twin rod模型進行估算：

Z0 =差分阻抗（歐姆）

D =導通孔直徑（mils）

s =中心到中心間距（mils）

Dk =有效介電常數(shù)大約4–6.5

例如，如果算上glass weave和樹脂介電常數(shù)為5，間隙是60密耳，導通孔的直徑是30密耳，那么其差分阻抗是：

導通孔一般會低于100歐姆。怎么樣的值是我們可以接受的呢？最常見的關(guān)于信號完整性問題的答案是，“It depends.”如果-1dB的插入損耗是可以接受的話，那么導通孔的阻抗可以低至65歐姆，但在到了100歐姆環(huán)境下仍然能滿足這種性能規(guī)格。

一般來說，只有對整個環(huán)節(jié)使用這種電氣模型進行仿真，才會給你一個自信的答案。這個簡單的差分對模型是在你制造之前，使你對設計確立信心的必要元素。