隨著次世代移動(dòng)通訊基礎(chǔ)架構(gòu)設(shè)備由3G及長(zhǎng)期演進(jìn)(LTE)Advance升級(jí)，為設(shè)備與元件供應(yīng)商帶來了許多的挑戰(zhàn)。針對(duì)全球性的部署，次世代無線電必須能夠在更多的運(yùn)作頻率波段上，對(duì)更高的資料速率以更復(fù)雜的調(diào)變支援更廣的信號(hào)頻寬。有關(guān)雜訊、信號(hào)線性度、功率消耗及尺寸大小的性能都極為重要，而且要求也越來越高，因此元件供應(yīng)商也被寄予厚望能為更高密度的應(yīng)用降低成本與空間。
 
這點(diǎn)為無線射頻集成電路(RFIC)的設(shè)計(jì)廠商帶來更多的挑戰(zhàn)，因?yàn)榻?jīng)過整合后的元件，其性能必須相當(dāng)于或優(yōu)于分離式方案。使用分離式元件的實(shí)現(xiàn)方案時(shí)，系統(tǒng)設(shè)計(jì)廠商可以選擇使用經(jīng)過最佳化的元件，并且采用不同的技術(shù)像是砷化鎵(GaAs)、矽雙極(Si Bipolar)或互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)等，為最佳化的性能進(jìn)行設(shè)計(jì)(圖1)。但是這種選擇最佳化制程技術(shù)的彈性，對(duì)于想要在單一制程技術(shù)中提供更高整合度的RFIC設(shè)計(jì)廠商會(huì)帶來最大的挑戰(zhàn)。

在基地臺(tái)發(fā)射器當(dāng)中，類比式I/Q調(diào)變器乃是決定發(fā)射信號(hào)路徑雜訊層以及線性度的主要RFIC元件，因此任何為了縮小尺寸、降低功率或成本而要求放寬性能都是不可接受的。 

BiCMOS制程可兩全其美  

幸好，矽鍺(SiGe)雙極互補(bǔ)式金屬氧化物半導(dǎo)體(BiCMOS)制程技術(shù)特別適合使用于較高整合度，而且又不會(huì)犧牲性能。這些制程通常用于多重臨界速度(Speed-breakdown)SiGe NPN電晶體，有時(shí)候也會(huì)用于具有一個(gè)或兩個(gè)(較常見)CMOS電晶體特征尺寸的互補(bǔ)式高性能PNP電晶體。在此基底會(huì)加上MIM(金屬-絕緣體-金屬)電容器、薄膜電阻，以及很重要的多重厚銅箔與鋁金屬涂布。這些特點(diǎn)讓設(shè)計(jì)廠商能夠在單一晶片中設(shè)置多個(gè)高性能功能區(qū)塊，進(jìn)而實(shí)現(xiàn)強(qiáng)固的能力及縮小尺寸，并且維持極高水準(zhǔn)的性能。 

在發(fā)射器電路板級(jí)設(shè)計(jì)上的幾個(gè)重要元素中，有一項(xiàng)就是針對(duì)不同的上升與下降頻率轉(zhuǎn)換級(jí)本地振蕩器(LO)的合成及分配?；嘏_(tái)LO分配必須對(duì)印刷電路板中所有遠(yuǎn)距離的角落都保持相位的一致性，而且也必須具有低帶內(nèi)與低寬頻雜訊，以及低總體寄生內(nèi)容?；祛l器的性能只會(huì)與驅(qū)動(dòng)用的LO相當(dāng)，因此在總體發(fā)射器性能中，高品質(zhì)的LO是一項(xiàng)極為重要的元件。此外，非常小量的相位雜訊，或是LO信號(hào)中的雜散成分，有可能會(huì)將足夠的能量引導(dǎo)至類比信號(hào)路徑中，進(jìn)而造成發(fā)射器無法符合主要的蜂巢式通訊標(biāo)準(zhǔn)如MC-GSM 、寬頻分碼多重存取(WCDMA)、LTE、全球微波存取互通介面(WiMAX)所設(shè)定的雜散輻射(Spurious Emissions)。這些標(biāo)準(zhǔn)所需的LO，范圍從大約500MHz到接近4GHz，代表的意義是對(duì)于LO分配的布局必須非常謹(jǐn)慎地處理。從LO產(chǎn)生一直到最后的終止端，走線的長(zhǎng)度應(yīng)該要越短越好，但是假如LO合成器必須饋送至數(shù)個(gè)不同元件，則往往難以實(shí)現(xiàn)。有一種解決方案是將共通的低頻參考信號(hào)饋送至靠近每一組所需LO的獨(dú)立鎖相回路(PLL)合成器中，但將會(huì)在印刷電路板(PCB)上占用顯著的面積。 

矽鍺技術(shù)提供高性能  

ADRF 670x整合式調(diào)變器系列將先進(jìn)的分?jǐn)?shù)N型PLL與整合式壓控振蕩器(VCO)加以整合，解決掉許多這類型的難題。透過矽鍺技術(shù)的使用，在正交調(diào)變器及具有VCO的混頻器上實(shí)現(xiàn)了技術(shù)領(lǐng)先的動(dòng)態(tài)范圍，提供具有競(jìng)爭(zhēng)力的性能，而且明顯地比外部VCO/PLL解決方案還要小。 VCO的運(yùn)行是在上層的厚金屬層中，借以在晶片電感器內(nèi)建立high Q，作為電感電容槽的一部分。 VCO電容器乃是利用金屬氧化物半導(dǎo)體(MOS)可切換式MIM電容器所組成，這使得VCO可以在廣大的頻率范圍中以低相位雜訊切換頻率。 

每當(dāng)PLL頻率被加以編程時(shí)，波段會(huì)自動(dòng)地調(diào)整，借以提供獨(dú)立而且可靠的解析度。選擇波段的大小以確保作業(yè)在初始設(shè)定完成后，能夠于完整的溫度范圍中運(yùn)作。厚金屬也被用來針對(duì)下一級(jí)的期間，將輸出balun(平衡/非平衡轉(zhuǎn)換器)與絕佳的回授損失予以整合。 ADRF 670x家族系列由四顆具有重疊性的成員所組成，能夠涵蓋從400M～3GHz的頻率范圍與波段。每組家族成員都是依據(jù)輸出blaun頻寬，在1dB和3dB帶通上加以設(shè)定的。 

ADRF 670x和ADRF 660X家族的分?jǐn)?shù)N型PLL設(shè)計(jì)，很適合使用在低相位雜訊的3G與4G應(yīng)用領(lǐng)域中。這些新的蜂巢式標(biāo)準(zhǔn)具有密集間隔的信號(hào)叢集，因而需要日益增加的較低LO整合式相位雜訊，以便維持完整的性能。傳統(tǒng)的PLL合成器設(shè)計(jì)會(huì)采用「整數(shù)N型」架構(gòu)，其輸出頻率為一組整數(shù)乘以相位偵測(cè)器的頻率。為了要能夠在頻率上提供小步階尺寸，其整數(shù)的倍增系數(shù)必須很大。大量的LO相位雜訊會(huì)從參考路徑中產(chǎn)生，并且被PLL頻率倍增系數(shù)放大。這將會(huì)在PLL輸出上造成高帶內(nèi)雜訊。分?jǐn)?shù)N型PLL能夠?qū)崿F(xiàn)小步階尺寸的輸出頻率，同時(shí)可以維持較低的總體頻率倍增，進(jìn)而比整數(shù)N型PLL具有較低的相位雜訊放大(圖2)。