本專題為FPGA設(shè)計語言技術(shù)專題，像 Verilog 和 VHDL 之類的硬件描述語言 (HDL) 主要用于描述硬件行為，以便將其轉(zhuǎn)換為由組合門電路和時序元件組成的數(shù)字塊。為了驗證 HDL 中的硬件描述正確無誤，就需要具有更多功能特性的面向?qū)ο蟮木幊陶Z言 (OOP) 來支持復(fù)雜的測試過程，這種語言通常被稱為硬件驗證語言 (HVL)。