關(guān)鍵詞： 視頻處理 , 信號完整性

深亞微米工藝在IC設(shè)計中的使用使得芯片的集成規(guī)模更大、體積越來越小、引腳數(shù)越來越多；由于近年來IC工藝的發(fā)展，使得其速度越來越高。從而，使得信號完整性問題引起電子設(shè)計者廣泛關(guān)注。

在視頻處理系統(tǒng)中，多維并行輸入輸出信號的頻率一般都在百兆赫茲以上，而且對時序的要求也非常嚴格。本文以DSP圖像處理系統(tǒng)為背景，對信號完整性進行準確的理論分析，對信號完整性涉及的典型問題——不確定狀態(tài)、傳輸線效應(yīng)、反射、串擾、地彈等進行深入研究，并且從實際系統(tǒng)入手，利用IS仿真軟件尋找有效的途徑，解決系統(tǒng)的信號完整性問題。

1 系統(tǒng)簡介

為了提高算法效率，實時處理圖像信息，本圖像處理系統(tǒng)是基于DSP+FPGA結(jié)構(gòu)設(shè)計的。系統(tǒng)由SAA7111A視頻解碼器、TI公司的TMS320C6701 DSP、Altera公司的EPlK50QC208 FPGA、PCI9054 PCI接口控制器以及SBRAM、SDRAM、FIFO、FLASH等構(gòu)成。FPGA是整個系統(tǒng)的時序控制中心和數(shù)據(jù)交換的橋梁，而且能夠?qū)D像數(shù)據(jù)實現(xiàn)快速底層處理。DSP是整個系統(tǒng)實時處理高級算法的核心器件。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

在整個系統(tǒng)中，PCB電路板的面積僅為15cm×l5cm，系統(tǒng)時鐘頻率高達167MHz，時鐘沿時間為0．6ns。由于系統(tǒng)具有快斜率瞬變和極高的工作頻率以及很大的電路密度，使得如何處理高速信號問題成為一個制約設(shè)計成功的關(guān)鍵因素。

2 系統(tǒng)中信號完整性問題及解決方案

2．1 信號完整性問題產(chǎn)生機理

信號的完整性是指信號通過物理電路傳輸后，信號接收端看到的波形與信號發(fā)送端發(fā)送的波形在容許的誤差范圍內(nèi)保持一致，并且空間鄰近的傳輸信號間的相互影響也在容許的范圍之內(nèi)。因此，信號完整性分析的主要目標是保證高速數(shù)字信號可靠的傳輸。實際信號總是存在電壓的波動，如圖2所示。在A、B兩點由于過沖和振鈴的存在使信號振幅落入陰影部分的不確定區(qū)，可能會導(dǎo)致錯誤的邏輯電平發(fā)生。總線信號傳輸?shù)那闆r更加復(fù)雜，任何一個信號發(fā)生相位上的超前或滯后都可能使總線上數(shù)據(jù)出錯，如圖3所示。圖中，CLK為時鐘信號，D0、D1、D2、D3是數(shù)據(jù)總線上的信號，系統(tǒng)允許信號最大的建立時間為△t。在正常情況下，D0、D1、D2、D3信號建立時間△t1＜△t，在△t時刻之后數(shù)據(jù)總線的數(shù)據(jù)已穩(wěn)定，系統(tǒng)可以從總線上采樣到正確的數(shù)據(jù)，如圖3(a) 所示。相反，當信號D1、D2、D3受過沖和振鈴等信號完整問題干擾時，總線信號就發(fā)生了相位偏移和失真現(xiàn)象，使D0、D1、D2、D3信號建立時間 △t2＞△t，系統(tǒng)在△t時刻將從總線上得到錯誤數(shù)據(jù)信息，產(chǎn)生錯誤的控制信號，擾亂了正常工作，使信號完整性問題更加復(fù)雜，如圖3(b)所示。

2．2 信號的反射

信號的反射就是指在傳輸線端點上有回波。當傳輸線上的阻抗不連續(xù)時，就會導(dǎo)致信號反射的發(fā)生。在這里，以圖4所示的理想傳輸線模型來分析與信號反射有關(guān)的重要參數(shù)。圖中，理想傳輸線L被內(nèi)阻為Ro的數(shù)字信號驅(qū)動源Vs驅(qū)動，傳輸線的特性阻抗為Zo，負載阻抗為RL。在臨界阻抗情況下，Ro＝Zo=RL，傳輸線的阻抗是連續(xù)的，不會發(fā)生任何反射。在實際系統(tǒng)中由于臨界阻尼情況很難滿足，所以最可靠的適用方式是輕微的過阻尼，因為這種情況沒有能量反射回源端。

負載端阻抗與傳輸線阻抗不匹配會在負載端(B點)反射一部分信號回源端(A點)，反射電壓信號的幅值由負載反射系數(shù)幾決定，可由下式求出：

PL=(RL-Z0)/(RL+Z0) (1)

式中，PL稱為負載電壓反射系數(shù)，它實際上是反射電壓與入射電壓之比。由式(1)可知—1≤PL≤+1，當RL=Zo時，PL＝0，不會發(fā)生反射?？梢?，只要根據(jù)傳輸線的特性阻抗進行終端匹配，就能消除反射。從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可正可負。當RLZo時，PL＞0，處于欠阻尼狀態(tài)，反射波極性為正。當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數(shù)PS決定，可由下式求出：

Ps=(R0-Zo)/(R0+Z0) (2)

在高速數(shù)字系統(tǒng)中，傳輸線的長度符合下式時應(yīng)使用端接技術(shù)：

L＞tr/(2tpdl) (3)

式中，L為傳輸線線長，tr為源端信號的上升時間，tpdL為傳輸線上每單位長度的帶載傳輸延遲。即當tr小于2TD(TD為傳輸延時)時，源端完整的電平轉(zhuǎn)移將發(fā)生在從傳輸線的接收端反射回源端的反射波到達源端之前，這需要使用端接匹配技術(shù)，否則會在傳輸線上引起振鈴。

結(jié)合圖1設(shè)計本系統(tǒng)時，采用MentorGraphics公司的信號完整性分析工具InterconnectSynthesis(IS)，信號驅(qū)動器和接收器均使用TTL_S工藝器件的IBIS模型進行電路仿真，選擇出正確的布線策略和端接方式。

DSP與SBSRAM接口的時鐘高達167MHz，時鐘傳輸和延時極小，很容易在信號線出現(xiàn)反射現(xiàn)象。根據(jù)公式(2)，要消除源端的反射波必須在源端進行阻抗匹配，使反射系數(shù)PS為0。用 interconnectSynthsis仿真測試可得此時鐘線的傳輸阻抗Zo=47Ω。因此，在DSP的SDCLK時鐘的輸出端應(yīng)采用串聯(lián)匹配法 ，串入47Ω的電阻進行源端匹配消除源端的信號反射現(xiàn)象。對于負載端的反射，根據(jù)公式(1)，要使PL＝0，必須保證負載阻抗RL＝Zo。因此，在 SBSRAM的時鐘輸入端口應(yīng)采用戴維南終端匹配法，并聯(lián)兩個電阻R1和R2且R1＝R2=94Ω(R1//R2＝Zo)實現(xiàn)終端匹配，其端接前后InterconnectSynthesis仿真的波形如圖5所示。端接后信號線的反射噪聲明顯減小，滿足了系統(tǒng)對時鐘信號完整性的要求。

2．3 信號的串擾

串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰傳輸線產(chǎn)生不期望的電壓或電流噪聲干擾。隨著電子產(chǎn)品的小型化，PCB板線間距減小，串擾問題更加嚴重。

對于高速電路來說，一般都采用平板電源地層，兩導(dǎo)體間的串擾取決于它們的耦合電感和耦合電容。在數(shù)字電路設(shè)計中，通常感性串擾要比容性串擾大，所以應(yīng)重點考慮導(dǎo)線間的互感問題。兩導(dǎo)體間的感性串擾系數(shù)計算可以通過下式得出：

Crosstalk＝k/{1+(D/H)2} (4)

式中，常數(shù)k取決于信號的建立時間和信號線的干擾長度(平行長度)；H為信號線到平板地層的距離；D為兩干擾線的中心的距離。由(4)式可知，串擾大小與線間距(D)成反比，與線平行長度(K)成正比，與信號線距地層的距離(H)成正比。針對這些串擾的特性，結(jié)合圖1設(shè)計本系統(tǒng)時，主要用以下幾種方法減少串擾：(1)加大線的間距，盡可能減少DSP與SBSRAM、SDRAM以及FPGA之間高速信號線的平行長度，必要時采用jog方式走線；(2)高速信號線在滿足條件的情況下，加入端接匹配減少或消除反射，從而減小串擾；(3)將信號層的走線高度限制在高于地平面10mil左右，可以顯著減少串擾； (4)用InterconnectSynthsis進行仿真時，在串擾嚴重的兩條線之間插入一條地線，可以起到隔離作用，從而減少串擾。

2．4 地彈噪聲

隨著數(shù)字設(shè)備的速度變快，它們的輸出開關(guān)時間越來越少。當大量的開關(guān)電路同時由邏輯高變?yōu)檫壿嫷蜁r，由于地線通過電流的能力不夠，電流涌動就會引起地參考電壓發(fā)生波動，稱之為地彈。

在地彈現(xiàn)象的分析中，對驅(qū)動設(shè)備來說，外部設(shè)備都被看作容性負載即(Cl～Cn)。這些容性負載儲存的電荷量Q可由下式?jīng)Q定：

Q＝V×C

上式中，V是電容器兩端上的電壓，C是容性負載的電容。

一個設(shè)備外界和地線通路都有內(nèi)在的電感L。在大量數(shù)字邏輯輸出由高電壓變?yōu)榈碗妷旱倪^程中，儲存在負載電容的電荷會涌向設(shè)備地，這個電流浪涌會通過電感L產(chǎn)生電壓V GND，其大小可用下式得出：

VGND=L×(di/dt)

由于系統(tǒng)地和設(shè)備地之間的電壓VGND的存在，對于各邏輯器件來說，其有效輸入電壓值為：VACTIVE＝VIN—VGND。如果地彈產(chǎn)生的電壓值VGND過大，就會導(dǎo)致各器件對輸入電壓判斷的錯誤，擾亂整個系統(tǒng)的正常工作。

結(jié)合圖1設(shè)計本系統(tǒng)時，由于FPGA控制邏輯部分存在大量快速開關(guān)輸出電路，當這些開關(guān)電路同時發(fā)生邏輯變化時，產(chǎn)生的開關(guān)電流會涌入地平面回路，破壞地平面的參考電壓，引入地彈噪聲。對于地彈噪聲的干擾，通過下面幾種方法可減小地彈對電路的影響：(1)增加VCC／GND間的去耦電容個數(shù)，并盡可能使其與Vcc／GND對數(shù)相等；(2)降低器件的輸出容性負載，減少負載器件個數(shù)；用SN74LVTH62245驅(qū)動器實現(xiàn)FPGA同步輸出引腳與DSP數(shù)據(jù)線的隔離；用SN74LBI6244構(gòu)成地址隔離，降低同步噪聲對DSP高速電路的干擾；(3)在電源輸入端跨接10～100μF的電解電容，在每個集成電路芯片都布置一個O．1μF的瓷片電容，濾掉電源和地的噪聲信號；(4)對于抗噪能力弱、關(guān)斷時電源變化大的SBSRAM、SDRAM存儲器件，在芯片的電源線和地線之間接入0．1μF的退耦電容。在采取地彈噪聲處理后利用頻譜分析儀測得系統(tǒng)的騷擾頻譜，可以發(fā)現(xiàn)頻譜已經(jīng)變得很平坦，騷擾電平已降到系統(tǒng)容許的范圍以內(nèi)，達到了系統(tǒng)對地參考電壓的要求。

在高速電路設(shè)計中，信號完整性問題是一個復(fù)雜的問題，往往有許多難以預(yù)料的因素影響整個系統(tǒng)的性能。因此信號完整性分析在高速電路設(shè)計中的作用舉足輕重，只有解決好高速設(shè)計中的信號完整性問題，高速系統(tǒng)才能準確、穩(wěn)定地工作。