以下是高頻信號(hào) PCB 走線設(shè)計(jì)的關(guān)鍵注意事項(xiàng)（適用于 GHz 級(jí)別及以上）：

核心原則：控制阻抗、減小損耗、抑制干擾

1. 阻抗匹配與連續(xù)：

   • 精確計(jì)算阻抗： 根據(jù)疊層結(jié)構(gòu)（介質(zhì)厚度、銅厚、介電常數(shù)）、線寬、線距，使用阻抗計(jì)算工具（如 IPC-2141 公式、廠商工具、場(chǎng)求解器）計(jì)算并設(shè)計(jì)目標(biāo)阻抗（通常 50Ω 或 100Ω 差分）。
   • 保持路徑阻抗連續(xù)： 走線全程（包括過(guò)孔、連接器焊盤、元件焊盤）應(yīng)盡量保持阻抗一致。避免線寬突變、層間換層導(dǎo)致的阻抗跳變。
   • 參考平面完整： 高速信號(hào)線下方/上方必須有完整、無(wú)分割的參考平面（GND 或 Power Plane）。避免跨分割區(qū)走線，這會(huì)嚴(yán)重破壞阻抗連續(xù)性并增大環(huán)路電感。

2. 最小化信號(hào)路徑長(zhǎng)度與彎曲：

   • 最短路徑： 在滿足連接要求的前提下，走線長(zhǎng)度應(yīng)盡可能短，減小信號(hào)延遲和損耗。
   • 避免銳角/直角彎折： 使用 45° 斜角 或 圓弧彎折（最佳）。直角或銳角會(huì)增加導(dǎo)體的有效寬度，導(dǎo)致局部電容增大，引起阻抗突變和信號(hào)反射。
   • 差分對(duì)：
     • 等長(zhǎng)布線： 差分對(duì)內(nèi)的 P/N 信號(hào)線長(zhǎng)度必須嚴(yán)格匹配（通常在目標(biāo)頻率波長(zhǎng)/10 以內(nèi)，例如 5GHz 要求 ≤ 1.2mm）。使用蛇形線（Serpentine）補(bǔ)償長(zhǎng)度時(shí)要保證對(duì)稱性。
     • 等距布線： 差分對(duì)兩線間距應(yīng)保持恒定。
     • 對(duì)稱布線： 差分對(duì)的走線路徑應(yīng)盡可能對(duì)稱，平行走線。
     • 減小對(duì)內(nèi)偏斜： 避免過(guò)孔或其他障礙物導(dǎo)致兩條線路徑差異過(guò)大。

3. 過(guò)孔設(shè)計(jì)與管理：

   • 盡量減少過(guò)孔數(shù)量： 每個(gè)過(guò)孔都會(huì)引入阻抗不連續(xù)點(diǎn)、寄生電容/電感和反射。
   • 優(yōu)化過(guò)孔結(jié)構(gòu)：
     • 使用小尺寸過(guò)孔： 減小焊盤和孔徑（典型值：孔徑 8-10mil，焊盤 16-18mil）。
     • 背鉆 / 控深鉆： 對(duì)于通孔，移除信號(hào)換層后未連接的短樁（Stub），該短樁是造成諧振和信號(hào)失真的主因（尤其在 >5GHz）。
     • 使用盲孔/埋孔（HDI）： 避免產(chǎn)生長(zhǎng)短樁，是實(shí)現(xiàn)高密度高頻布線的常用手段。
     • 增加返回地過(guò)孔： 在信號(hào)換層處（尤其是差分對(duì)換層時(shí)），信號(hào)過(guò)孔旁邊緊鄰放置多個(gè)（通常 1-2 個(gè)）接地過(guò)孔，為返回電流提供低感抗路徑。保持地過(guò)孔與信號(hào)過(guò)孔間距一致。
   • 過(guò)孔阻抗仿真： 對(duì)關(guān)鍵路徑上的過(guò)孔結(jié)構(gòu)進(jìn)行 3D 電磁場(chǎng)仿真，優(yōu)化其性能。

4. 減少損耗：

   • 銅箔選擇： 優(yōu)先選用低粗糙度銅箔（如 RTF, HVLP）。高頻下趨膚效應(yīng)顯著，粗糙銅表面會(huì)增加導(dǎo)體損耗。
   • 介質(zhì)材料選擇： 高頻應(yīng)用優(yōu)先選用低損耗因子（Df）、低且穩(wěn)定的介電常數(shù)（Dk）板材（如 Rogers, Isola 的高速材料系列），避免使用普通 FR4。
   • 避免長(zhǎng)距離走線： 損耗與長(zhǎng)度成正比，尤其在高頻。

5. 串?dāng)_抑制：

   • 3W 原則： 確保相鄰走線邊緣間距 ≥ 3 倍線寬(W)。這是抑制近端串?dāng)_的基本規(guī)則。
   • 差分對(duì)內(nèi)耦合： 差分對(duì)兩線間距通常為 1W - 2W，以保持良好耦合。
   • 層間隔離： 相鄰信號(hào)層走線方向應(yīng)垂直（正交布線），利用參考平面進(jìn)行屏蔽。避免平行長(zhǎng)距離走線。
   • 增加線間距： 在空間允許下，盡可能拉開(kāi)高速線與低速線/其他高速線的距離。
   • 保護(hù)地線： 在關(guān)鍵高速線（尤其是單端線）兩側(cè)或靠近干擾源側(cè)敷設(shè)接地銅皮并打地孔（Guard Trace with Ground Vias）。

6. 電源完整性（PI）與回路管理：

   • 低阻抗電源/地平面： 使用大面積銅箔、足夠數(shù)量的去耦電容（不同容值、靠近 IC 引腳放置）確保高頻電源阻抗足夠低。
   • 最小化信號(hào)回路面積： 高速信號(hào)的返回電流會(huì)沿著走線下方的參考平面路徑流動(dòng)。保持參考平面連續(xù)、無(wú)分割，是減小環(huán)路面積、降低輻射和 EMI 的關(guān)鍵。關(guān)鍵信號(hào)換層時(shí)伴隨地過(guò)孔。
   • 避免跨分割： 絕對(duì)禁止 高速信號(hào)線跨越參考平面上的分割（裂縫、開(kāi)槽、不同網(wǎng)絡(luò)區(qū)域）。這會(huì)極大增大環(huán)路電感，破壞信號(hào)完整性并產(chǎn)生強(qiáng)輻射。

7. 端接：

   • 根據(jù)信號(hào)類型（源端/末端）、拓?fù)浣Y(jié)構(gòu)（點(diǎn)對(duì)點(diǎn)、菊花鏈、多點(diǎn)分支）和驅(qū)動(dòng)/接收器特性，在信號(hào)路徑末端或始端添加合適的端接電阻（如源端串聯(lián)端接、末端并聯(lián)端接、戴維南端接、差分端接），消除反射。

8. 仿真與驗(yàn)證：

   • 布線前仿真： 對(duì)關(guān)鍵網(wǎng)絡(luò)進(jìn)行拓?fù)湟?guī)劃、端接策略、疊層阻抗仿真。
   • 布線后仿真： 使用 SI/PI 仿真工具（如 Ansys HFSS/SIwave, Cadence Sigrity, Keysight ADS）進(jìn)行信號(hào)完整性（眼圖、S 參數(shù)）、電源完整性（阻抗、噪聲）、EMI 仿真。重點(diǎn)關(guān)注損耗、反射、串?dāng)_、過(guò)孔效應(yīng)。
   • 規(guī)則檢查： 利用 EDA 工具的 DRC（設(shè)計(jì)規(guī)則檢查）和針對(duì)高速的約束管理器（Constraint Manager），嚴(yán)格檢查阻抗、長(zhǎng)度匹配（差分對(duì)內(nèi)、時(shí)序總線組內(nèi)）、間距等規(guī)則。

9. 其他細(xì)節(jié)：

   • 避免在晶振、振蕩器下方走線： 防止敏感時(shí)鐘信號(hào)受到干擾。
   • 連接器選型與布局： 高速連接器本身要有良好的高頻特性和屏蔽，布局盡量減少信號(hào)在連接器和板內(nèi)走線之間的不連續(xù)性。
   • 測(cè)試點(diǎn)： 添加測(cè)試點(diǎn)時(shí)需考慮其引入的容性負(fù)載和阻抗不連續(xù)，盡量使用非侵入式方式（如邊緣耦合或?qū)Ｓ?RF 測(cè)試點(diǎn)），測(cè)試點(diǎn)下方掏空參考平面以減小電容。

總結(jié)：高頻 PCB 布線是系統(tǒng)工程，核心是“控制阻抗”和“管理回路”。 必須將精確阻抗計(jì)算、連續(xù)參考平面、最小化路徑長(zhǎng)度與彎曲、優(yōu)化過(guò)孔、嚴(yán)格差分對(duì)設(shè)計(jì)、抑制串?dāng)_、電源完整性、仿真驗(yàn)證結(jié)合起來(lái)，才能確保高頻信號(hào)的可靠傳輸。板材選擇和加工工藝（如背鉆）也至關(guān)重要。